利用可制造性模型的鲁棒设计制造技术

本发明专利技术能够利用可制造性模型实现鲁棒设计。可以在集成电路设计中提供一种方法、系统和／或计算机可用介质，以跟踪对晶片之间和／或工厂之间的过程变化的灵敏度，以便辅助设计人员预见到变化，从而改善产品的最终产率。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路(芯片)的设计。
技术介绍
在集成电路(IC)的制造设计(DFM)中，为设计人员提供来自晶片制造的信息，以 便改善产品的最后产率。然而，制造过程中的变化使得几乎不可能为设计人员提供任何有 用信息以预测这些变化。因此，需要一种方法和系统来跟踪对晶片之间、工厂(fab)之间的 过程变化的灵敏度。
技术实现思路
本专利技术包括利用可制造性模型的鲁棒设计。可以在集成电路设计中提供一种方 法、系统和/或计算机可用介质，以跟踪对晶片之间和/或工厂之间的过程变化的灵敏度， 以便辅助设计人员预测这些变化，从而改善产品的最终产率。 —个实施例包括识别一个或多个表征集成电路特征尺度的变化的模型，所述变化 是由于一个或多个制造过程和一个或多个集成电路设计的区段(section)上的设计图案 或特征之间的相互作用造成的。可以组合来自多个模型的被表征变化，以产生设计的一个 或多个几何参数中变化数据的条件分布、范围或统计度量。 在其它实施例中，制造过程可以代表单个制造设施之内或来自多个制造设施的一 个或多个处理工具或流程。制造过程可以包括半导体器件的制作中使用的化学机械抛光、 蚀刻、光刻、沉积、注入或电镀过程的一个或多个模型。在其它实施例中，可以针对如下一项 或多项表征所述变化由于设计图案与制造过程的相互作用导致的单个芯片内的变化、晶 片级或管芯间的变化、对于单个工具或流程而言的晶片之间的变化、对于工具或流程特定 的变化测量值或对于制造设施特定的变化测量值。在其它实施例中，灵敏度可以是利用一 个或多个分布对模型表征的变化或被表征变化的统计特征的给定设计或块的评估，所述变 化例如是范围、最大值、最小值、标准偏差或平均值。在其它实施例中，表征给定集成电路设 计的多个变体并可以比较它们的灵敏度，可以确定鲁棒性水平或可以将结果用作计分过程 的一部分。 可以使用一些实施例来选择一种设计变体而不是另一种，或者对集成电路设计建 议其它修改。可以部分地使用一些实施例来为设计的几何参数表征电气影响，包括电阻、电 容或电感的计算。可以使用一些实施例来确定布线期间的线路形状或位置，确定设计中的 伪填充(dummy fill)的形状和位置，产生设计规则，设计规则的违反(violation)，预 或 评估与包含该区段的任何设计相关联的产率，为基于图案的热点匹配产生布局图案，模拟变化的电气影响，计算统计定时值，为RC提取生成或修改角部情况(corner case)，为该区 段的任何部分计算电阻、电容或电感，评估该区段对环境的灵敏度，修改该区段中包含的布 局的任何部分，减小该区段或该区段之内的布局的任何部分对环境的灵敏度，评估设计的 一个或多个级，生成伪填充形状和图案，评价环境对包括定时分析、功率和信号完整性的区 段的电气影响作为统计定时分析的一部分，选择内嵌的第三方IP，评价内嵌的第三方IP， 进行物理核对作为设计过程的一部分，生成设计的布线或作为设计的布线后优化的一部 分，或对电子设计过程的任何阶段期间的区段进行评估。 另一个实施例包括识别一个或多个表征集成电路特征尺度的变化的模型，所述变 化是由于一个或多个制造过程和一个或多个集成电路设计的区段上的设计图案或特征之 间的相互作用造成的。可以提供具有设计的区段和一个或多个模型的语境(context)或环 境，以模拟区段和环境之间的相互作用。可以对计算机可用介质中模拟相互作用的结果进 行存储。可以组合来自多个模型的被表征变化，以产生设计的一个或多个几何参数中变化 数据的条件分布或统计度量，所述变化数据例如是最大值、最小值、平均值、范围或标准偏 差值。 在一些实施例中，设计的该区段包括设计的单元、宏或块。在一些实施例中，可以 在计算机可用介质中存储一个或多个设计或设计的区段或块的变化和几何描述，使用数据 挖掘方法或统计方法来检索和计算诸如特征厚度或宽度等的一个或多个几何参数的诸如 最大值、最小值或平均值等的统计信息。 可以使用一些实施例来模拟多个变化源的影响并确定设计、设计的区段或块或一 组设计变体或对变化的修改的鲁棒性。可以部分使用一些实施例来选择一种设计、块设计 变体或修改而不是另一种。 一些实施例可以 另一个实施例包括使用一个或多个模型，所述模型表征因一个或多个制造过程之 间的相互作用造成的集成电路特征尺度的变化。可以使用一个或多个语境环境表征一个或 多个集成电路设计的区段上的设计图案或特征。表征可以检验(examine)设计的一个或多 个级。可以在定义、增加、移动或修改形状时使用表征来评价设计。 在一些实施例中，制造过程包括制作半导体器件中使用的化学机械抛光、蚀刻、光 刻、沉积、注入或电镀过程的一个或多个模型。在其它实施例中，针对如下一项或多项表征 所述变化由于设计图案与制造过程的相互作用导致的单个芯片内的变化、晶片级或管芯 间的变化、对于单个工具或流程而言的晶片间的变化、对于工具或流程特定的变化测量值 或对于制造设施特定的变化测量值。 可以使用一些实施例来确定设计规则的违反，修改设计规则或使设计规则更为严 格，确定布线期间的线形状或位置，确定设计内的伪填充的形状和位置，预测或评估与包含 该部分的任何设计相关联的产率，确定热点的违反，模拟变化的电气影响，计算统计定时 值，为RC提取生成或修改角部情况，为该区段的任何部分计算电阻、电容或电感，评估该区 段对环境的灵敏度，修改该区段中包含的布局的任何部分，减小该区段或该区段内的布局 的任何部分对环境的灵敏度，评估设计的一个或多个级，评价环境对包括定时、功率和信号 完整性分析的区段的电气影响作为统计定时分析的一部分，选择内嵌的第三方IP，评价内 嵌的第三方IP，进行物理核对作为设计过程的一部分，生成设计的布线或作为设计的布线 后优化的一部分，或评估电子设计过程的任何阶段期间的区段。7 在其它实施例中，可以产生模型以预测电子设计中的几何形状。可以通过组合因 制造过程与如下一项或多项的图案相互作用所导致的变化来产生模型管芯间的变化、工 具间的变化、晶片间的变化、工厂间的变化。在一些实施例中，可以在计算机可用介质中存 储模型或来自模型的预测。其它实施例可以包括使用模型来估计变化对电子设计的物理或 电气性质的影响，或者如果还与装置性质结合，估计对电子装置的物理或电气性质的影响。附图说明 图1A示出了根据本专利技术实施例的晶片。 图IB图示了根据本专利技术实施例的作为晶片位置和厚度的函数的管芯之间的关 系。 图1C示出了根据本专利技术实施例的处于沿晶片直径的三个位置，即边缘、中点和中 心位置处的管芯的侧视图。 图ID图示了根据本专利技术一个实施例的对于晶片上管芯而言晶片位置和厚度之间 的关系。 图2A图示了根据本专利技术实施例的对于给定芯片布局而言铜耗和铜密度之间的关 系。 图2B图示了根据本专利技术实施例的特征宽度和厚度之间的关系。 图3A-D示出了利用根据本专利技术一些实施例的模型计算参数灵敏度的范例方式。 图4示出了根据本专利技术实施例的用于设计决策A和B的另一方式。 图5示出了根据本专利技术实施例的两种设计决策A和B的评价。 图6示出了利用根据本专利技术实施例的一个或多个模型检验新设计的单元、块或总体设计的方式。 图7A-B示出了根据本专利技术实施例的产生模型预测并确定鲁棒本文档来自技高网...

【技术保护点】
一种用于鲁棒设计的方法，包括：识别一个或多个表征集成电路特征尺度的一个或多个变化的模型，其中所述一个或多个变化是由至少一个制造过程与至少一个集成电路设计的区段上的设计图案或特征之间的相互作用造成的；组合来自所述一个或多个模型的被表征的一个或多个变化，以产生所述设计的一个或多个几何参数中的变化数据的条件分布、范围或统计度量。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：D怀特，LK谢弗，
申请(专利权)人：凯迪斯设计系统公司，
类型：发明
国别省市：US[美国]