一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，该触发器包括：脉冲产生电路、主锁存电路、中间级和从锁存电路。根据ＴＳＭＣ ０．１８μｍ工艺模拟结果，本发明专利技术可以实现翻转阈值ＬＥＴｔｈ大于５００ＭｅＶ／（ｍｇ.ｃｍ２）；实现与传统半动态触发器同样的条件关闭能力，省去延时单元和与非门电路，进一步减小延时；实现互补输出端Ｑ和ＱＢ对称、延时相等、驱动能力相同；采用单相时钟和小时钟摆幅技术，时钟网络简单可靠，功耗明显减小。与抗单粒子瞬态脉冲加固的时间采样技术和保护门电相比，省去了延时单元，缩短了传输时间，更适用于高速系统。与ＤＩＣＥ型主从Ｄ触发器相比，可对单粒子瞬态脉冲进行加固且延时较小。与基于灵敏放大器的抗辐射加固触发器相比，本发明专利技术延时和面积均更小。
【技术实现步骤摘要】
本专利技术属于集成电路
，具体涉及一种抗单粒子翻转和单粒子瞬态脉冲的 半动态触发器。
技术介绍
单粒子效应已成为航空航天领域电子系统主要可靠性问题之一。影响触发器的 单粒子效应主要有单粒子翻转和单粒子瞬态脉冲。作为时序逻辑电路基本单元的触发器， 因单粒子效应导致数字电路失效(N.kifert，X. Zhu, and L. W. Massengi 11. Impact of scaling on soft-error rates in commercial microprocessors. IEEE Trans. Nuc1. Sci.，2002，vol. 49，pp. 2345-2352.)，故需要对触发器进行抗单粒子翻转和单粒子瞬态脉 冲加固，提高系统的抗辐射性能。延时短、功耗低的触发器是高性能数字系统的基本单元。Fabian Klass 等在《IEEE JOURNAL OF SOLID-STATE CIRCUITS)) (1999 年 5 月第 34 卷第 5 期)上发表的"A New Family of Semidynamic and DynamicFilp-Flops with Embedded Logic for High-Performance !Processors” 一文中提出半动态触发器，该电路 使用单相时钟和条件关闭技术，具有良好的稳定性及较小的延时，但未进行抗辐射加固。 T. Calin 等在《IEEE TRANSACTIONS ON NUCLEARSCIENCE》(1996 年 12 月第 43 卷第 6 期)上 发表“Upset Hardened Memory Designfor Submicron CMOS Technology，，，文中提出的DICE 型主从D触发器具有抗单粒子翻转加固能力，但不具有单粒子瞬态脉冲加固能力，且延时 较大。WeizhongWang 禾口 Haiyan Gong 在《IEEE TRANSACTIONS ON NUCLEAR SCIENCE)) (2004 年 12 月第 51 卷第 6 期)上发表“Sense Amplifier Based RADHARD FlipFlop Design，，，文 中提出一种基于灵敏放大器的抗辐射加固触发器，该电路具有抗单粒子翻转和单粒子瞬态 脉冲能力，输出节点Q和QN对称，但是面积比较大。
技术实现思路
本专利技术目的在于克服上述现有技术不足，提供一种抗单粒子翻转和单粒子瞬态脉 冲的半动态触发器，以应用于抗辐射高速集成电路。为达到上述目的，本专利技术采用的技术方案是包括脉冲产生电路、主锁存电路、中 间级和从锁存电路，整个触发器顶层对外有三个输入端口和两个输出端口，三个输入端口 分别接时钟信号和互补数据输入信号，输出端口接互补数据输出信号，其中脉冲产生电路 和时钟信号、互补数据输入信号及主锁存电路相连；主锁存电路和时钟信号、脉冲产生电路 及中间级连接；中间级和时钟信号、主锁存电路及从锁存电路连接；从锁存电路和中间级 及数据输出信号连接。本专利技术脉冲产生电路包括与时钟信号连接的时钟信号输入端、与数据输入信号连 接的数据输入信号端、与互补数据输入信号连接的互补数据输入端；脉冲产生电路的第一、 第二、第三和第四输出端分别与主锁存电路的第一、第二、第三和第四输入端相连。所述主锁存电路包括与时钟信号连接的时钟信号输入端，主锁存电路的第一、第二、第三和第四输入端分别与脉冲产生电路的第一、第二、第三和第四输出端相连；主锁存电路的第一、第二、第三和第四输出端分别与中间级的第一、第二、第三和 第四输入端相连。所述中间级包括与时钟信号连接的时钟信号输入端端，中间级的第一、第二、第三 和第四输入端分别与主级锁存电路的第一、第二、第三和第四输出端相连；中间级的第一、第二、第三和第四输出端分别与从锁存电路的第一、第二、第三和 第四输入端相连。所述从锁存电路的第一、第二、第三和第四输入端分别与中间级的第一、第二、第 三和第四输出端相连；从锁存电路的输出包括第一、第二、第三、第四输出端，其中第一输出端与数据输 出信号相连、第二输出端与互补数据输出信号相连。根据TSMC 0. 18 μ m工艺模拟结果，本专利技术可以实现翻转阈值LETth大于500MeV/ (mg-cm2)；实现与传统半动态触发器同样的条件关闭能力，省去延时单元和与非门电路，进 一步减小延时；实现互补输出端Q和QB对称、延时相等、驱动能力相同；采用单相时钟和小 时钟摆幅技术，时钟网络简单可靠，功耗明显减小。与抗单粒子瞬态脉冲加固的时间采样技术(D.G.Mavis and P. H. Eaton. Soft errorrate mitigation techniques for modern microcircuits. In Proc.40th Annu. Int. ReliabilityPhysics Symp. ， Dallas, TX, Apr.2002， pp.216-225.)禾口 保 护 Π 电 各(P. Mongkolkachit andB. Bhuva. Design technique for mitigation of alpha-particle-induced single-event transients incombinational logic. IEEE Trans. Device Mater. Reliab.，2003，vol. 3, no. 3, pp. 89-92)相比，本专利技术在具有抗单粒 子瞬态脉冲加固性能的同时，省去了延时单元，缩短了传输时间，更适用于高速系统。与 DICE 型主从 D 触发器(T. Calin，M. Nicolaidis andR. Velazco. Upset Hardened Memory Design for Submicron CMOS Technology. IEEETrans. Nuc1. Sci. , 1996, vol.43, no. 6, pp. 2874-2878.)相比，本专利技术可对单粒子瞬态脉冲进行加固且延时较小。与基于灵敏放 大器的抗福射力口固触发器(Weizhong Wang andHaiyan Gong. Sense Amplifier Based RADHARD Flip Flop Design , IEEE Trans. Nucl. Sci. ,2004, vol. 51, no. 6.)相比，本发 明延时和面积均更小。附图说明图1为本专利技术所述触发器单元的电路结构图；其中CLK为时钟信号，D和DB为数据输入信号，Q和QB为数据输出信号。图2为本专利技术所述脉冲产生电路的电路结构；图3为本专利技术所述主锁存电路的电路结构；图4为本专利技术所述从锁存电路的电路结构。具体实施例方式下面结合附图对本专利技术做进一步详细描述。如图1所示，本专利技术包括脉冲产生电路100、主锁存电路200、中间级300和从锁存电路400，整个触发器顶层对外有三个输入端口和两个输出端口，三个输入端口分别接时钟 信号CLK和互补数据输入信号D和DB，输出端口接互补数据输出信号Q和QB，其中脉冲产 生电路100包括与时钟信号CLK连接的时钟信本文档来自技高网...
【技术保护点】
一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征在于：包括脉冲产生电路（１００）、主锁存电路（２００）、中间级（３００）和从锁存电路（４００），整个触发器顶层对外有三个输入端口和两个输出端口，三个输入端口分别接时钟信号（ＣＬＫ）和互补数据输入信号（Ｄ和ＤＢ），输出端口接互补数据输出信号（Ｑ和ＱＢ），其中：脉冲产生电路（１００）和时钟信号、互补数据输入信号及主锁存电路（２００）相连；主锁存电路（２００）和时钟信号、脉冲产生电路（１００）及中间级（３００）连接；中间级（３００）和时钟信号、主锁存电路（２００）及从锁存电路（４００）连接；从锁存电路（４００）和中间级（３００）及数据输出信号连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：包东烜，邵志标，张国和，姚剑峰，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：87[中国|西安]
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