本发明专利技术涉及一种可编程数字倍频器，其包括用于接收外部低频系统时钟信号并转换为倍频器内其他单元所需的高频采样时钟信号的时钟倍频单元；与时钟倍频单元高频采样时钟信号输出端相连接，用于接收待倍频输入信号并利用高频采样时钟信号对该输入信号进行同步周期计数以输出周期计数值的输入信号实时同步测量单元；接收待倍频系数并利用高频采样时钟信号对周期计数值与倍频系数进行除法运算的实时数据运算单元；接收待倍频系数并根据整数与余数关系选择适当的脉冲周期，以零误差输出Ｎ个倍频脉冲信号倍频输出单元，本发明专利技术采用低频时钟从外部输入，使得电路整体的抗干扰能力得到较大的提高，尤其适合应用于Ｉ／Ｆ转换后级电路中。
【技术实现步骤摘要】
本专利技术涉及一种倍频器，尤其涉及一种可工作在较低频率的数字倍频器。技术背景倍频器是输出信号频率等于输入信号频率整数倍的电路。倍频器的功能是在两个 输入脉冲之间等间隔地插入一定数量的脉冲，使经过倍频器的信号输出频率等于输入频率 的倍数。倍频器应用广泛，如发射机采用倍频器可以提高频率稳定度，调频设备用倍频器可 以增大频率偏移，相位键控通信机中的倍频器是载波恢复电路的一个重要组成单元，在I/F 转换电路中用倍频器使前级电流至频率转换工作在较低频率，可以提高转换频率的精度。对信号实现倍频的方法有很多种，可以利用非线性电路产生高次谐波或利用频率 控制回路，也可由压控振荡器和控制环路构成。将一列数字信号进行适当的延迟，然后再与 原始信号相异或，生成的信号为原始信号的倍频。在高频电子设计中常用锁相环来实现倍 频，锁相环是一个误差调节系统，它利用自身内部的调节使得锁相环反馈端的信号在频率 和相位上与输入端的原始信号相同，运用这个特性可以在锁相环的输出端与反馈端之间加 入计数器，为了能够在反馈端得到相同频率和相位的信号，锁相环会根据计数器所设定的 计数初值来加倍原始信号，从而在输出端得到倍频信号。这种方法会因为锁相环的特性而 不同，锁相环的精度和速度会对倍频的结果造成很大的影响，通常锁相环的精度和速度也 不会很高。现有技术中也常利用直接数字频率合成器(DDS)的方式进行倍频器设计，倍频系 数可以在一定范围内自行设定，直接数字频率合成器需要利用CPLD/FPGA或单片机进行运 算和通信控制，例如基于AD9850的倍频器输入相应的控制字就能得到相应的频率波形。这 种倍频器的主要特点是由于AD9850本身的精度问题，参考时钟越大，精确度越高，所以一 般必须采用IOOMHz以上的晶体振荡器。另外由于频率控制算法复杂，所以必须有CPLD/ FPGA或单片机进行运算和控制。故，上述倍频器的实现中，利用锁相环的倍频器，由于锁相环存在跟踪速度慢的缺 点，并且它在低频段的性能很难满足实际要求，对突变信号的频率捕捉速度较慢，尤其对 2HZ左右的超低频信号，稳态锁定时间约12S，对频率和相位的跟踪精度也比较低。另外，锁 相倍频器中VCO的输出频率只能偏离中心频率一定范围。所以在实际电路中，一种锁相环 环路不可能覆盖整个设计要求的频率范围，因而需要多段倍频电路，使得电路变得非常复 杂。利用直接数字频率合成器(DDS)的方式进行倍频器设计，由于必须有CPLD/FPGA或单 片机进行运算和控制，使电路结构复杂，体积增大，另外由于必须采用IOOMHz以上的晶体 振荡器，容易对电路本省造成干扰或干扰其它电路。
技术实现思路
本专利技术目的是提供一种以低频时钟输入从而提高抗干扰能力以及保证高精度输 出的数字变频器。4为了达到上述目的，本专利技术所采用的技术方案为一种可编程数字倍频器，其包括时钟倍频单元，所述的时钟倍频单元用于接收外部低频系统时钟信号CLK_L，并将 该低频系统时钟CLK_L转换为倍频器内其他单元所需的高频采样时钟信号CLK_G ；输入信号实时同步测量单元，其与时钟倍频单元高频采样时钟信号输出端相连 接，用于接收待倍频输入信号并利用高频采样时钟信号CLK_G对该输入信号进行同步周期 计数，以输出周期计数值T ；实时数据运算单元，其与输入信号实时同步测量单元的周期计数值输出端以及时 钟倍频单元的高频采样时钟信号输出端相连接，所述的实时数据运算单元接收待倍频系数 N并利用高频采样时钟信号CLK_G对周期计数值T与倍频系数N进行除法运算，输出经运算 M白勺quotient、*· remain ；倍频输出单元，其与实时数据运算单元的整数以及余数输出端相连接，所述的倍 频输出单元接收待倍频系数N并根据整数quotient与余数remain关系选择适当的脉冲周 期，以零误差输出N个倍频脉冲信号。进一步地，所述的脉冲周期的选取是，当倍频脉冲信号开始输出时，所述的倍频 输出单元根据当前输出的倍频脉冲个数与余数remain对比，当输出第Xl个脉冲且满足 Xl Sremain时，以(quotient+Ι)倍系统时钟CLK_G为一个脉冲周期输出下一个倍频脉冲； 当输出第X2个脉冲且X2 > remain时，以quotient倍系统时钟CLK_G为一个脉冲周期输 出下一个倍频脉冲，以此类推。对上述技术方案所优化实施的方式中，所述的实时数据运算单元还输出有宽度信 号，所述的倍频输出单元接收该宽度信号以调整输出的倍频脉冲信号的脉宽，这样可以根 据使用的需要增加倍频脉冲信号的脉冲宽度，防止在后续的电路处理中，该高频脉冲信号 由于脉宽较窄，被误认为是干扰信号。所述的时钟倍频单元采用数字锁相环实现。所述的输入信号实时同步测量单元还产生沿同步触发信号，以分别触发实时数据 运算单元与倍频输出单元。所述的实时数据运算单元采用多级流水方式进行除法运算，从而可提高数据的运 算速度。所述的倍频系数N在1至255之间任意设置，输入信号的带宽范围在OHz至MHz 之间。所述的时钟倍频单元、输出信号实时同步测量单元、实时数据运算单元、倍频输出 单元都可通过数字电路实现，故可封装在一芯片上，所述的倍频系数N、系统时钟、输入信号 通过芯片外引脚对应输入，所述的倍频脉冲信号通过芯片外引脚输出。所述的时钟倍频单元、输出信号实时同步测量单元、实时数据运算单元、倍频输出 单元集成在FPGA芯片上。所述的FPGA芯片贴装在基于LTCC基板的厚膜电路上，并通过金属外壳密封而成。 通过在厚膜电路中集成FPGA芯片实现可编程数字倍频器，使得整个倍频器体积较小，具有 密封性和高可靠性的特点。由于采用上述技术方案，本专利技术具有以下优点本专利技术通过设置时钟倍频单元，采 用低频时钟从外部输入，该低频时钟经过倍频转换形成高频时钟为后续的各功能单元提供高频采样时钟，使得电路整体的抗干扰能力得到较大的提高；而且，通过本专利技术的电路设 计，倍频输出能够快速响应，即利用上一个周期测量和运算得到的数据进行实时倍频输出， 通过计算整数与余数的关系，保证倍频信号零误差输出，尤其适合应用于I/F转换后级电 路中。附图说明附图1为本专利技术倍频器整体电路原理结构附图2为本专利技术输入信号实时同步测量单元原理结构附图3是本专利技术实时数据运算单元原理结构附图4是本专利技术倍频输出单元原理结构图；具体实施方式下面结合附图，对本专利技术优选的具体实施例进行说明如图1所示的倍频器，其主要由时钟倍频单元、输入信号实时同步测量单元、实时 数据运算单元、倍频输出单元等模块单元组成，各功能单元均采用数字电路实现，其可封装 在一芯片上，如图中虚线所示，芯片外围设置一些输入输出引脚，本专利技术中，输入引脚包括 倍频系数的输入、系统低频时钟CLK_L的输入、待倍频的输入信号的输入以及复位信号等， 输出引脚在附图中只显示了倍频信号输出，下面将对各功能单元作具体介绍所述的时钟倍频单元用于将接收的系统低频时钟信号CLK_L转换为高频采样时 钟CLK_G输出，时钟倍频单元可采用数字锁相环实现，频率的放大倍数可在1 30倍之间， 如输入时钟为20MHz，若达到200MHz的高频时钟，时钟倍频单元对输入的时钟进行十倍倍 频即可。所述的输入信号实时同步测量单元，其与时钟倍频单元的高频时钟信本文档来自技高网...
【技术保护点】
一种可编程数字倍频器，其包括时钟倍频单元，所述的时钟倍频单元用于接收外部低频系统时钟信号ＣＬＫ＿Ｌ，并将该低频系统时钟ＣＬＫ＿Ｌ转换为倍频器内其他单元所需的高频采样时钟信号ＣＬＫ＿Ｇ；输入信号实时同步测量单元，其与时钟倍频单元高频采样时钟信号输出端相连接，用于接收待倍频输入信号并利用高频采样时钟信号ＣＬＫ＿Ｇ对该输入信号进行同步周期计数，并输出周期计数值Ｔ；实时数据运算单元，其与输入信号实时同步测量单元的周期计数值输出端以及时钟倍频单元的高频采样时钟信号输出端相连接，所述的实时数据运算单元接收待倍频系数Ｎ并利用高频采样时钟信号ＣＬＫ＿Ｇ对周期计数值Ｔ与倍频系数Ｎ进行除法运算，输出经运算后的整数ｑｕｏｔｉｅｎｔ、余数ｒｅｍａｉｎ；倍频输出单元，其与实时数据运算单元的整数以及余数输出端相连接，所述的倍频输出单元接收待倍频系数Ｎ并根据整数ｑｕｏｔｉｅｎｔ与余数ｒｅｍａｉｎ关系选择适当的脉冲周期，以零误差输出Ｎ个倍频脉冲信号。
【技术特征摘要】
1.一种可编程数字倍频器，其包括时钟倍频单元，所述的时钟倍频单元用于接收外部低频系统时钟信号CLK_L，并将该低 频系统时钟CLK_L转换为倍频器内其他单元所需的高频采样时钟信号CLK_G ；输入信号实时同步测量单元，其与时钟倍频单元高频采样时钟信号输出端相连接，用 于接收待倍频输入信号并利用高频采样时钟信号CLK_G对该输入信号进行同步周期计数， 并输出周期计数值T ；实时数据运算单元，其与输入信号实时同步测量单元的周期计数值输出端以及时钟倍 频单元的高频采样时钟信号输出端相连接，所述的实时数据运算单元接收待倍频系数N并 利用高频采样时钟信号CLK_G对周期计数值T与倍频系数N进行除法运算，输出经运算后 的整数 quotient、余数 remain ；倍频输出单元，其与实时数据运算单元的整数以及余数输出端相连接，所述的倍频输 出单元接收待倍频系数N并根据整数quotient与余数remain关系选择适当的脉冲周期， 以零误差输出N个倍频脉冲信号。2.根据权利要求1所述的可编程数字倍频器，其特征在于所述的脉冲周期的选取是， 当倍频脉冲信号开始输出时，所述的倍频输出单元根据当前输出的倍频脉冲个数与余数 remain对比，当输出第Xl个脉冲且满足Xl彡remain时，以(quotient+Ι)倍系统时钟CLK_ G为一个脉冲周期输出下一个倍频脉冲；当输出第X2个脉冲且X2> remain时，以quotient 倍系统时钟CLK_G为一个脉冲周期输出下一个倍频脉冲，以此类推。3.根据权利要求1或2所述的可编程数字倍频器，其特征在于所述的实时数...
【专利技术属性】
技术研发人员：张宪起，杨侃，王丽丽，鲁争艳，李金宝，李贵娇，董冀，
申请(专利权)人：中国兵器工业集团第二一四研究所苏州研发中心，
类型：发明
国别省市：32[中国|江苏]
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