可编程且可抹除数字开关元件及其制造方法与操作方法技术

一种可编程且可抹除数字开关元件，具备有设置于基底上的Ｎ型通道存储晶体管与Ｐ型通道存储晶体管。Ｎ型通道存储晶体管具备有第一Ｎ型掺杂区、第二Ｎ型掺杂区、第一电荷储存层与第一控制栅极。Ｐ型通道存储晶体管具备有第一Ｐ型掺杂区、第二Ｐ型掺杂区、第二电荷储存层与第二控制栅极。共享位线掺杂区设置于Ｎ型通道存储晶体管与Ｐ型通道存储晶体管之间，且电连接由第一Ｎ型掺杂区与第二Ｐ型掺杂区。字线电连接第一控制栅极与第二控制栅极。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件及其制造方法与操作方法，特别是涉及一种。
技术介绍
在集成电路中通常设置有可编程元件，此可编程元件可用以改变电路中元件的连接关系。可编程元件通常是“熔丝”(fuses)或“反熔丝”(antifuses)。“熔丝”通常是应用于连接主要存储单元阵列与备份的存储单元阵列。当主要存储单元阵列中的部分存储区块毁损而无法修补时，则可以通过电性或激光能量烧断熔丝，改变其余正常存储区块间的电连接，以备份的存储单元阵列取代出现在正常存储单元阵列之中的缺陷存储单元，使存储器仍可正常运作。“反熔丝”则是应用于连接逻辑电路的栅极阵列(Gate Array)中的每一晶体管，亦即栅极阵列中的每一晶体管皆有一反熔丝结构与其连接。当通过反熔丝进行栅极阵列的程序化时，利用施加高电压于反熔丝结构，而使反熔丝结构中的介电层会崩溃，使此反熔丝呈“开”(On)的状态。反之，在不施加任何电压时，反熔丝成一“关”(Off)的状态。因此，利用反熔丝结构进行程序化是以于每一反熔丝结构施加电压或不施加电压，而分别使其呈“开”或“关”的状态，以达到栅极阵列的程序化的目的。然而，不论“熔丝”或“反熔丝”，都只能进行一次，亦即其操作是不可逆的，因此在使用上有所限制。而且，在操作上需要以电性或激光烧断熔丝或使用高电压差使反熔丝的介电层崩溃，在此种情况下就可能会有其它元件受到损害的问题。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种，可以通过对此数字开关元件进行抹除操作或程序化操作，以定义出数字信息，且此数字开关元件可以反复使用多次。本专利技术的再一目的是提供一种，利用通道FN穿隧效应来执行此数字开关元件的抹除操作或程序化操作，而能够低功率的操作此数字开关元件。本专利技术的又一目的是提供一种，此种数字开关元件工艺简单，并可以与一般的存储器工艺相配合。本专利技术提供一种可编程且可抹除数字开关元件，此数字开关元件具备有基底、N型通道存储晶体管、P型通道存储晶体管、共享位线与字线。N型通道存储晶体管设置于基底上，此N型通道存储晶体管包括第一N型掺杂区、第二N型掺杂区、第一电荷储存层与第一控制栅极。P型通道存储晶体管设置于基底上，此P型通道存储晶体管包括第一P型掺杂区、第二P型掺杂区、第二电荷储存层与第二控制栅极。共享位线掺杂区电连接N型通道存储晶体管与P型通道存储晶体管。在上述的可编程且可抹除数字开关元件中，还具有共享位线。此共享位线电连接至共享位线掺杂区。在上述的可编程且可抹除数字开关元件中，还具有字线。此字线电连接第一控制栅极与第二控制栅极。在上述的可编程且可抹除数字开关元件中，第一电荷储存层与第二电荷储存层电连接在一起。第一电荷储存层与第二电荷储存层的材料可为掺杂多晶硅或氮化硅。在上述的可编程且可抹除数字开关元件中，共享位线掺杂区是由第二P型掺杂区环绕第一N型掺杂区所构成。共享位线掺杂区的该第二P型掺杂区还包括设置在N型通道存储晶体管的下方，并与第二N型掺杂区相邻。在上述的可编程且可抹除数字开关元件中，还具有共享位线。此共享位线电连接共享位线掺杂区上，并电性短路连接第二P型掺杂区与第一N型掺杂区。在上述的可编程且可抹除数字开关元件中，N型通道存储晶体管还包括设置于第一电荷储存层与第一控制栅极之间的第一栅间介电层以及设置于第一电荷储存层与基底之间的第一穿隧介电层。P型通道存储晶体管还包括设置于第二电荷储存层与第二控制栅极之间的第二栅间介电层以及设置于第二电荷储存层与基底之间的第二穿隧介电层。本专利技术提供一种可编程且可抹除数字开关元件，此数字开关元件具备有基底、第一导电型井区、第一堆栈栅极结构与第二堆栈栅极结构、第一导电型第一掺杂区与第一导电型第二掺杂区、第二导电型第三掺杂区与第二导电型第四掺杂区。第一导电型井区设置于基底中。第一堆栈栅极结构与第二堆栈栅极结构设置于基底上，第一堆栈栅极结构包括第一电荷储存层与第一控制栅极，第二堆栈栅极结构包括第二电荷储存单元与第二控制栅极，第一控制栅极与第二控制栅极电连接在一起。第一导电型第一掺杂区与第一导电型第二掺杂区分别设置于第一堆栈栅极结构两侧的基底中。第二导电型第三掺杂区与第二导电型第四掺杂区分别设置于第二堆栈栅极结构两侧的基底中，其中第二导电型第三掺杂区环绕第一导电型第二掺杂区，并延伸至第一堆栈栅极结构下方。在上述的可编程且可抹除数字开关元件中，第一电荷储存层与第二电荷储存层电连接在一起。第一电荷储存层与该第二电荷储存层的材料可为掺杂多晶硅或氮化硅。在上述的可编程且可抹除数字开关元件中，还包括导电插塞。此导电插塞电性短路连接第二导电型第三掺杂区与第一导电型第二掺杂区。在上述的可编程且可抹除数字开关元件中，第一堆栈栅极结构还包括设置于第一电荷储存层与第一控制栅极之间的第一栅间介电层；第二堆栈栅极结构还包括设置于第二电荷储存层与第二控制栅极之间的第二栅间介电层。在上述的可编程且可抹除数字开关元件中，第一堆栈栅极结构还包括设置于第一电荷储存层与第一导电型基底之间的第一穿隧介电层；第二堆栈栅极结构还包括设置于第二电荷储存层与第一导电型基底之间的第二穿隧介电层。在上述的可编程且可抹除数字开关元件中，第一导电型为N型，第二导电型为P型。在上述的可编程且可抹除数字开关元件中，第二导电型第三掺杂区还包括与第一导电型第二掺杂区相邻。在本专利技术的可编程且可抹除数字开关元件中，P型掺杂区延伸至堆栈栅极结构下方的基底，并与N型掺杂区相邻。亦即，此P型掺杂区同时作为N型通道存储晶体管的井区。因此，不需要于N型通道存储晶体管的基底中另外设置一个P型井区，因此可以节省工艺。而且，P型掺杂区环绕N型掺杂区而构成共享位线掺杂区，而N型通道存储晶体管与P型通道存储晶体管共享此共享位线掺杂区，因此可以提高元件的集成度。而且，N型通道存储晶体管的电荷储存层与P型通道存储晶体管的电荷储存层电连接在一起，则当N型通道存储晶体管与P型通道存储晶体管处于程序化状态或抹除状态时，N型通道存储晶体管与P型通道存储晶体管的电性表现会较为一致。本专利技术提供一种可编程且可抹除数字开关元件的制造方法，首先提供基底，并于此基底上形成至少第一堆栈栅极结构与第二堆栈栅极结构。第一堆栈栅极结构包括第一穿隧介电层、第一电荷储存层、第一栅间介电层与第一控制栅极，第二堆栈栅极结构包括第二穿隧介电层、第二电荷储存层、第二栅间介电层与第二控制栅极，第一控制栅极与第二控制栅极电连接在一起。然后，于第一堆栈栅极结构与第二堆栈栅极结构之间的基底中形成第一导电型第一掺杂区，此第一导电型第一掺杂区并延伸至第一堆栈栅极结构下方。接着，于第一堆栈栅极结构两侧的基底中形成第二导电型第二掺杂区与第二导电型第三掺杂区，其中第二导电型第三掺杂区被第一导电型第一掺杂区环绕住。之后，于第二堆栈栅极结构外侧的基底中形成第一导电型第四掺杂区。在上述的可编程且可抹除数字开关元件的制造方法中，还包括于基底上形成导电插塞，此导电插塞电性短路连接第二导电型第三掺杂区与第一导电型第一掺杂区。在上述的可编程且可抹除数字开关元件的制造方法中，第一电荷储存层与第二电荷储存层电连接在一起。在上述的可编程且可抹除数字开关元件的制造方法中，于第一堆栈栅极结构与第二堆栈栅极结构之间的基底中形成第一导电型第一掺杂区的步骤是先于基本文档来自技高网...

【技术保护点】
一种可编程且可抹除数字开关元件，包括：一基底；一Ｎ型通道存储晶体管，设置于该基底上，该Ｎ型通道存储晶体管包括一第一Ｎ型掺杂区、一第二Ｎ型掺杂区、一第一电荷储存层与一第一控制栅极；一Ｐ型通道存储晶体管，设置于该基底上， 该Ｐ型通道存储晶体管包括一第一Ｐ型掺杂区、一第二Ｐ型掺杂区、一第二电荷储存层与一第二控制栅极；以及一共享位线掺杂区，电连接该Ｎ型通道存储晶体管与该Ｐ型通道存储晶体管。

【技术特征摘要】
1.一种可编程且可抹除数字开关元件，包括一基底；一N型通道存储晶体管，设置于该基底上，该N型通道存储晶体管包括一第一N型掺杂区、一第二N型掺杂区、一第一电荷储存层与一第一控制栅极；一P型通道存储晶体管，设置于该基底上，该P型通道存储晶体管包括一第一P型掺杂区、一第二P型掺杂区、一第二电荷储存层与一第二控制栅极；以及一共享位线掺杂区，电连接该N型通道存储晶体管与该P型通道存储晶体管。2.如权利要求1所述的可编程且可抹除数字开关元件，还包括一共享位线，电连接至该共享位线掺杂区。3.如权利要求1所述的可编程且可抹除数字开关元件，还包括一字线，电连接该第一控制栅极与该第二控制栅极。4.如权利要求1所述的可编程且可抹除数字开关元件，其中该第一电荷储存层与该第二电荷储存层电连接在一起。5.如权利要求4所述的可编程且可抹除数字开关元件，其中该第一电荷储存层与该第二电荷储存层的材料包括掺杂多晶硅。6.如权利要求1所述的可编程且可抹除数字开关元件，其中该第一电荷储存层与该第二电荷储存层的材料包括氮化硅或掺杂多晶硅。7.如权利要求1所述的可编程且可抹除数字开关元件，其中该共享位线掺杂区是由该第二P型掺杂区环绕该第一N型掺杂区所构成。8.如权利要求7所述的可编程且可抹除数字开关元件，其中该共享位线掺杂区的该第二P型掺杂区还包括设置在该N型通道存储晶体管的下方，并与该第二N型掺杂区相邻。9.如权利要求7所述的可编程且可抹除数字开关元件，还包括一共享位线，电连接该共享位线掺杂区，并电性短路连接该第二P型掺杂区与该第一N型掺杂区。10.如权利要求1所述的可编程且可抹除数字开关元件，其中该N型通道存储晶体管还包括一第一栅间介电层，设置于该第一电荷储存层与该第一控制栅极之间；以及一第一穿隧介电层，设置于该第一电荷储存层与该基底之间；以及该P型通道存储晶体管还包括一第二栅间介电层，设置于该第二电荷储存层与该第二控制栅极之间；以及一第二穿隧介电层，设置于该第二电荷储存层与该基底之间。11.一种可编程且可抹除数字开关元件，包括一基底；一第一导电型井区，设置于该基底中；一第一堆栈栅极结构与一第二堆栈栅极结构，设置于该基底上，该第一堆栈栅极结构包括一第一电荷储存层与一第一控制栅极，该第二堆栈栅极结构包括一第二电荷储存单元与一第二控制栅极，该第一控制栅极与该第二控制栅极电连接在一起；一第一导电型第一掺杂区与一第一导电型第二掺杂区，分别设置于该第一堆栈栅极结构两侧的该基底中；以及一第二导电型第三掺杂区与一第二导电型第四掺杂区，分别设置于该第二堆栈栅极结构两侧的该基底中，其中该第二导电型第三掺杂区环绕该第一导电型第二掺杂区，并延伸至该第一堆栈栅极结构下方。12.如权利要求11所述的可编程且可抹除数字开关元件，其中该第一电荷储存层与该第二电荷储存层电连接在一起。13.如权利要求11所述的可编程且可抹除数字开关元件，其中该第一电荷储存层与该第二电荷储存层的材料包括掺杂多晶硅或氮化硅。14.如权利要求11所述的可编程且可抹除数字开关元件，还包括一导电插塞，电性短路连接该第二导电型第三掺杂区与该第一导电型第二掺杂区。15.如权利要求11所述的可编程且可抹除数字开关元件，其中该第一堆栈栅极结构还包括一第一栅间介电层，设置于该第一电荷储存层与该第一控制栅极之间；以及该第二堆栈栅极结构还包括一第二栅间介电层，设置于该第二电荷储存层与该第二控制栅极之间。16.如权利要求11所述的可编程且可抹除数字开关元件，其中该第一堆栈栅极结构还包括一第一穿隧介电层，设置于该第一电荷储存层与该第一导电型基底之间；以及该第二堆栈栅极结构还包括一第二穿隧介电层，设置于该第二电荷储存层与该第一导电型基底之间。17.如权利要求11所述的可编程且可抹除数字开关元件，其中该第一导电型为N型，该第二导电型为P型。18.如权利要求11所述的可编程且可抹除数字开关元件，其中该第二导电型第三掺杂区还包括与该第一导电型第二掺杂区相邻。19.一种可编程且可抹除数字开关元件的制造方法，包括提供一基底；于该基底上形成至少一第一堆栈栅极结构与一第二堆栈栅极结构，该第一堆栈栅极结构包括一第一穿隧介电层、一第一电荷储存层、一第一栅间介电层与一第一控制栅极，该第二堆栈栅极结构包括一第二穿隧介电层、一第二电荷储存单元、一第二栅间介电层与一第二控制栅极，该第一控制栅极与该第二控制栅极电连接在一起；于该第一堆栈栅极结构与该第二堆栈栅极结构之间的该基底中形成一第一导电型第一掺杂区，该第一导电型第一掺杂区并延伸至该第一堆栈栅极结构下方；于该第一堆栈栅极结构两侧的该基底中形成一第二导电型第二掺杂区与一第二导电型第三掺杂区，其中该第二导电型第三掺杂区被该第一导电型第一掺杂区环绕住；以及于该第二堆栈栅极结构外侧的该基底中形成一第一导电型第四掺杂区。20.如权利要求19所述的可编程且可抹除数字开关元件的制造方法，还包括于该基底上形成一导电插塞，该导电插塞电性短路连接该第二导电型第三掺杂区与该第一导电型第一掺杂区。21.如权利要求19所述的可编程且可抹除数字开关元件的制造方法，其中该第一电荷储存层与该第二电荷储存层电连接在一起。22.如权利要求19所述的可编程且可抹除数字开关元件的制造方法，其中于该第一堆栈栅极结构与该第二堆栈栅极结构之间的该基底中形成该第一导电型第一掺杂区的步骤包括于该基底上形成一图案化第一掩模层，该图案化第一掩模层...

【专利技术属性】
技术研发人员：杨青松，翁伟哲，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]