【技术实现步骤摘要】
—种基于FPGA的纳秒级数字可编程延时电路
本专利技术属于一种延时电路，特别是一种基于FPGA的纳秒级数字可编程延时电路。技术背景延时电路由于可对输入信号进行延时，因此广泛应用于时钟调相、并行信号时序 校准及目标回波模拟中。延时电路可调整时钟的相位，使时钟信号与被采样信号满足采样 相位关系，同样可对并行信号进行调整，以校准并行信号传输过程中的相位偏差。在目标回 波模拟器中，延时电路可应用于模拟动目标的连续回波。目前的延时电路主要分为模拟延时电路与数字延时电路，模拟延时电路由于利用 模拟器件产生延时，具有延时时间尺度大、延时时间固定以及延时精度差等缺点，从而限制 了它的应用。数字延时电路具有延时精度高、时间可编程等优点，但是目前只能用专用芯片 来实现，然而专用可编程延时芯片一般价格比较昂贵，且有较多的引脚，给电路设计带来极 大的不便。
技术实现思路
本专利技术的目的在于提供一种数字延时电路，这种电路能够实现可编程纳秒级精确 延时,适用于数字电路中的各种延时需求。实现本专利技术目的的技术解决方案为一种基于FPGA的纳秒级数字可编程延时电 路，由可编程延时单元级联而成；...
【技术保护点】
一种基于FPGA的纳秒级数字可编程延时电路，其特征在于：由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元构成；纵向延时单元由不同个数的基本延时单元级联构成；二选一选择器的一个选择输入端接纵向延时单元的输出端，另一个选择输入端与纵向延时单元的输入端相连，直接作为可编程延时单元的输入端；采用布局布线约束技术将二选一选择器固定在FPGA内部横向相邻的查找表单元中，将不同的基本延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使延时精度可控。
【技术特征摘要】
1.一种基于FPGA的纳秒级数字可编程延时电路，其特征在于由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元构成；纵向延时单元由不同个数的基本延时单兀级联构成；二选一选择器的一个选择输入端接纵向延时单兀的输出端，另一个选择输入端与纵向延时单元的输入端相连，直接作为可编程延时单元的输入端；采用布局布线约束技术将二选一选择器固定在FPGA内部横向相邻的查找表单兀中，将不同的基本延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使延时精度可控。2...
【专利技术属性】
技术研发人员：李洪涛，朱晓华，顾陈，曾文浩，
申请(专利权)人：南京理工大学，
类型：发明
国别省市：
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