测试结构及测试方法技术

本发明专利技术提供了一种测试结构及测试方法，应用于半导体技术领域。在本发明专利技术中，通过设置实验结构和对照结构，所述实验结构比所述对照结构多设置一天线结构，以收集多层金属互联层工艺制造过程中产生的等离子，然后通过测试计算所述实验结构和所述对照结构的电流差别率，将所述电流差别率与可靠性标准差别率做比较，从而达到评估互联介质抗等离子损伤的能力，以便了解工艺和结构的窗口的目的。

【技术实现步骤摘要】

本专利技术涉及半导体，特别涉及一种测试结构及测试方法。

技术介绍

1、伴随着摩尔定律的发展，半导体特征尺寸的不断缩小，相应互联线电阻变大，电阻和电容增大，抑制了晶体管工作频率和集成电路的传输速度。尤其是在大规模集成电路阶段，由互连引入的rc延迟与栅极延迟相比所占的比重越来越大。为了降低半导体集成电路的互连电阻和电容时延，近年来采用多孔介质材料进行互连，以降低介电常数。

2、等离子体损伤主要来自于后段互联金属层的沉积(等离子体化学气相沉积)及干法刻蚀工艺。等离子体工艺对薄栅极氧化物的损伤业界已进行广泛研究，但对互联介质的影响鲜为关注，主要原因在于成熟节点互联介质k值高，致密性好，抵抗等离子损伤能力强，其对栅氧的影响主要是通过金属层逐级向下传输至器件。但随着低介电常数(low k)材质的引入，互联介质更疏松多孔，运用等离子体的工艺中会产生uv/vuv以及等离子自由基，从而导致多孔low k材质对等离子的敏感度增加，抵抗等离子体损伤的能力减弱。

技术实现思路

1、本专利技术的目的在于提供一种测试结构及测本文档来自技高网...

【技术保护点】

1.一种测试结构，其特征在于，包括：

2.如权利要求1所述的测试结构，其特征在于，所述实验结构和所述对照结构均还包括第三M1金属线和第四M1金属线；所述第一焊盘通过Mn+1～Mtop金属叠层或Vn～Vtop通孔叠层跳层至所述第三M1金属线连接所述第一二极管，所述第二焊盘通过Mn+1～Mtop金属叠层或Vn～Vtop通孔叠层跳层至所述第四M1金属线连接所述第二二极管。

3.如权利要求1所述的测试结构，其特征在于，所述实验结构和所述对照结构均还包括多个虚拟Mn金属线，部分所述虚拟Mn金属线与所述第一Mn金属线和所述第三M1金属线平行设置，部分所述虚拟Mn金属线与所述第...

【技术特征摘要】

1.一种测试结构，其特征在于，包括：

2.如权利要求1所述的测试结构，其特征在于，所述实验结构和所述对照结构均还包括第三m1金属线和第四m1金属线；所述第一焊盘通过mn+1～mtop金属叠层或vn～vtop通孔叠层跳层至所述第三m1金属线连接所述第一二极管，所述第二焊盘通过mn+1～mtop金属叠层或vn～vtop通孔叠层跳层至所述第四m1金属线连接所述第二二极管。

3.如权利要求1所述的测试结构，其特征在于，所述实验结构和所述对照结构均还包括多个虚拟mn金属线，部分所述虚拟mn金属线与所述第一mn金属线和所述第三m1金属线平行设置，部分所述虚拟mn金属线与所述第二mn金属线和第四m1金属线平行设置。

4.如权利要求3所述的测试结构，其特征在于，所述虚拟mn金属线与所述第一焊盘或所述第二焊盘不直接接触。

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【专利技术属性】
技术研发人员：张瑜，蒋昊，郑仲馗，朱月芹，
申请(专利权)人：华虹集成电路成都有限公司，
类型：发明
国别省市：