时钟中断源制造技术

本发明专利技术提供了一种时钟中断源设备（１０），被配置为：接受多个输入信号；然后选择所述多个输入信号中的一个输入信号；以及使用所述多个输入信号中的所述一个输入信号作为源来产生单个输出信号（１２），以驱动处理设备。本发明专利技术还公开了一种根据以上产生信号来驱动处理设备的方法。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种时钟中断(tick)源。具体但不排他地，本专利技术涉及一种适合于在时间触发的系统中使用的时钟中断源硬件平台。
技术介绍
嵌入式处理器无处不在它们形成大量日常物品(汽车、飞机、医疗设备、工厂系统、移动电话、DVD播放器、音乐播放器、微波炉、玩具等)的核心组件。在一些情况下，可以分别针对特定功能来采用多个嵌入式处理器。例如，典型的现代汽车可以包含大约五十个嵌入式处理器。在安全成为重要考虑的应用中(如在汽车系统、航天系统和医疗系统中)，至关重要的是使用可靠的处理器，并且该处理器以高度可预测的方式操作。当驾驶员踩下汽车上的刹车踏板时，他/她需要确保相关的处理器将在适当的时间间隔内进行操作以使汽车减速。因此，在与安全相关或安全至关重要的应用中，使用具有可预测定时特征的处理器是很重要的。此外，对于没有直接安全考虑的嵌入式应用，如类似电视或洗衣机等电子产品或家用电器，可预测的行为可以有助于提高系统可靠性，从而减少在设备的使用寿命期间的维护和/或维修成本(以及对用户造成的不便)。近年来，通过采用时间触发的软件解决方案，己使用各种方式解决了嵌入式系统中的可靠性问题。申请人本身从事于为工业标准硬件平台(如8051微控制器、ARMTM处理器和PC平台)创建这样的软件。使用这种方法开发可靠应用是有效的，但是在通用处理器体系结构和时间触发的软件设计之间存在失配。例如，多数处理器支持多种中断，而使用(纯)时间触发的软件体系结构通常要求每个处理器仅支持单一中断。这产生了软件设计"方针"，如"每个微控制器一个中断规则"。可以通过在软件创建中使用适当的工具来遵守这样的方针。然而，时间触发的软件设计的开发者(或者，随后对基于时间触发的软件设计的系统进行维护或更新的人)可能没有意识到利用这样的设计需要仅采用单个中断源。如果由于缺乏知识或缺乏经验，尝试在这样的系统中使用多个中断，则会导致高度不可预测的行为。因此，本专利技术的目的是提供一种减轻上述问题的解决方案。
技术实现思路
根据本专利技术的第一方面，提供了一种时钟中断源设备，被配置为-接受多个输入信号；选择所述多个输入信号中的一个输入信号；以及使用所述多个输入信号中的所述一个输入信号作为源来产生单个输出信号，以驱动处理设备。便利地，可以将以上所有功能嵌入到硬件中。因此，本专利技术可以确保，不能(即通过软件)使多于一个信号(即中断或时钟"中断(tick)")能够驱动特定处理器。相应地，本专利技术有助于降低编码或设计错误的机会，这些编码或设计错误如果未被校正则可能导致不可预测的系统行为。更具体地，本专利技术确保仅提供单个稳定信号，以调节处理任务的执行。同时，该设备可以确保未被用于驱动处理设备的输入信号不能用来产生附加中断。将理解，多个输入信号可以从多个源提供。在优选实施例中，所述多个输入信号中至少所选的一个输入信号是周期性输入信号。此外，优选地，单个输出信号是周期性输出信号。可以在采用时间触发的体系结构的系统中利用根据本专利技术的第一方面的设备，例如以驱动时间触发的协作式硬件调度器或运行时间触发的调度器软件的通用处理器。在本专利技术的第一方面的实施例中，在系统调度器的控制下对未被选为源以产生单个输出信号的输入信号进行轮询(即规则地检查它们的状态)。在本专利技术的第一方面的优选实施例中，所述设备可以被配置为，缺省地选择来自片上定时器的周期性输入信号作为用于产生单个周期性输出信号的源。所述设备可以被配置为，使得用户可以手动选择要用作源的输入信号。这可以通过软件设置来实现，或者(在片上系统的设计中)可以通过对硬件体系结构的改变来实现。用户可以进行这样的配置改变的情况，在正常操作条件下，对于用户而言不可能使多于一个源(即中断)能够驱动处理器。可以将用于产生单个周期性输出信号的标识存储在寄存器中。单个周期性输出信号可以被缺省设置为每lms产生"时钟中断"(即中断)。这是在时间触发的体系结构中使用的常用时钟中断速率。所述设备可以被配置为，使得用户能够设置单个周期性输出信号来以期望速率产生'时钟中断'。在本专利技术的第一方面的特定实施例中，所述多个输入信号中的至少一个输入信号是从片上定时器导出的。备选地，或附加地，所述多个输入信号中的至少一个输入信号是经由如控制器区域网络(CAN)总线或通用异步接收机和发射机(UART)总线之类的合适通信总线来提供的。在本专利技术的第一方面的另一实施例中，所述设备被配置为，在检测到所选输入信号中的错误时，改变用于产生单个输出信号的源。例如，如果时钟中断的当前源来自CAN总线，并且确定不再从该总线接收到信号，则设备可以将输出时钟中断的源改变为(片上)定时器。优选地，所述设备被配置为，例如通过错误或时钟中断源寄存器来将任何这样的改变通知处理器。所述设备可以被配置为现场可编程门阵列(FPGA)或如专用集成电路(ASIC)等定制设计的芯片。在采用(例如使用VHDL创建)FPGA上的实现方式的情况下，对于用户而言可以改变硬件设计，并从而绕过由本专利技术的时钟中断源设备提供的保护。在这样的设计中，可以执行简单的检查过程，以确保时钟中断源设备是完整的，并且(具体地)确保时钟中断源设备未被改变为允许使用多于一个中断。根据本专利技术的第二方面，提供了一种采用根据本专利技术第一方面的 时钟中断源设备的装置、机器或车辆。本专利技术的第二方面还可以包括处理器，被配置为仅由根据本发 明第一方面的时钟中断源设备来驱动(即不允许任何其他中断源驱动 该处理器)。在该特定实施例中，所述处理器可以包括用于例如通过 由系统调度器执行的周期性任务来对其他中断的状态进行轮询。根据本专利技术的第三方面，提供了一种驱动处理设备的方法，所述 包括以下步骤检测多个输入信号；选择所述多个输入信号中的一个 输入信号；以及从所述多个输入信号中的所述一个输入信号产生单个 输出信号，以驱动所述处理设备。优选地，所述多个输入信号中至少所选的一个输入信号是周期性 输入信号，并且单个输出信号是周期性输出信号。附图说明现在参照附图描述本专利技术的特定实施例，在附图中 图1A示意性示出了根据本专利技术的时钟中断源设备的功能； 图1B示出了根据本专利技术的时钟中断源设备的特定实施例的逻辑 图；以及图2示意性示出了在本专利技术的实施例中采用的'状态'寄存器和'原因，寄存器。 具体实施例方式图1A示出了根据本专利技术的时钟中断源(定时器)设备10的功能。 如图所示，定时器设备10能够接收多个(N个)源信号。在该特定示 例中，源l是传统(片上)定时器，源2是UART硬件，以及源N是CAN 硬件。每个源向定时器设备10提供输入信号，输入信号具有一系列周 期性时钟中断的形式。然后，定时器设备10选择各输入信号中的一个， 并使用该信号作为源用于产生单个周期性输出信号12。然后，该输出 信号可以用来驱动处理设备(未示出)。通过将时间触发的系统中可能的中断源的数目限制为l，可以实施"每个微控制器一个中断"的设计方针。因此，本专利技术的定时器设 备10提供了可以在时间触发的体系结构中采用的硬件平台，以确保仅 有一个时钟中断源用来驱动处理器。这确保系统的行为更加可预测。 图1B示出了根据本专利技术的时钟中断源设备的特定实施例的逻辑图。在这种情况下，使用VHDL来设计FPGA。该设备允许从多至8个 可能的时钟中断源中选择单个输出本文档来自技高网...

【技术保护点】
一种时钟中断源设备，被配置为：接受多个输入信号；选择所述多个输入信号中的一个输入信号；以及使用所述多个输入信号中的所述一个输入信号作为源来产生单个输出信号，以驱动处理设备。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：迈克尔约瑟夫庞特，泽米安马克休斯，
申请(专利权)人：莱斯特大学，
类型：发明
国别省市：GB[英国]