本发明专利技术提供一种应变强化型半导体器件（３０）及用于该半导体器件制作的方法。一种方法，包括嵌入应变引发（ｓｔｒａｉｎ？ｉｎｄｕｃｉｎｇ）半导体材料（１０２、１０６）于该器件的源极区（１０３、１０７）及漏极区（１０５、１０９）中来引发器件沟道（７０、７２）中的应变。薄金属硅化物接触件（ｍｅｔａｌ？ｓｉｌｉｃｉｄｅ？ｃｏｎｔａｃｔ）（１１２）系形成于该源极区和该漏极区使所引发的应变不致于被消除。一层导电材料（１１４、１１６）系被选择性地沉积而与该薄金属硅化物接触件接触，而金属化接触件（ｍｅｔａｌｌｉｚｅｄ？ｃｏｎｔａｃｔ）（２２）则形成于该导电材料。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大致上是有关。具 体而言，本专利技术尤系关于具有应变引发嵌入区域(straininducing embedded region)的半 导体器件及用于制作此器件而不会导致该应变消除的方法。
技术介绍
现今大部份之集成电路(IC)是利用复数个互连(interconnected)的场效晶体 管(Field Effect Transistor ;FET)(亦称为金属氧化物半导体场效晶体管(Metal Oxide Semiconductor Field Effect Transistor ;M0SFET)或简称为M0S晶体管)来予以实作。 FET包含有做为控制电极的栅极电极和相隔开的源极和漏极，电流可在分隔开的源极和漏 极之间流通。施加于栅极电极的控制电压控制着流经源极和漏极电极间的沟道之电流的流 动。 与MOS晶体管相关联之重要的参数是当器件导通时从源极到漏极间的器件电阻 (device resistance)(导通电阻("on resistance''))。总导通电阻是沟道电阻(channel resistance)加上外部电阻(external resistance)的总合。沟道电阻系在器件沟道中之 多数载子之移动率(mobility)的函数。在其它参数相同的条件下，移动率愈高则沟道电阻 愈低。外部电阻包含一些组件，包括但不限于经过各源极区和漏极区的电阻以及与源极区 和漏极区的接触电阻。众所皆知经由施加应变(strain)于沟道区域可强化多数载子的移 动率。压縮性纵向应变(compressive longitudinalstrain)可增强在P_沟道MOS (PM0S) 晶体管的沟道中之多数载子电洞的移动率；而张力性纵向应变(tensile longitudinal strain)可增强在N_沟道M0S (NM0S)晶体管的沟道中之多数载子电子的移动率。此等沟道 应变可以经由嵌入应变引发单晶材料于晶体管之源极区和漏极区中来予以引发。亦众所周 知的是，藉由形成与源极区和漏极区接触的金属硅化物层来减少外部电阻，此外部电阻包 括经过源极区和漏极区的电阻和与源极区和漏极区的接触电阻。不幸的是，在源极区和漏 极区的金属硅化物层之形成，有导致嵌入材料所产生位于沟道区的应变松弛之副作用。因 此硅化处理源极区和漏极区以减少外部电阻的方式，可能无法减少经由嵌入应变引发材料 而形成的沟道电阻。 于是，亟欲提供具有最佳总导通电阻的应变强化型半导体器件。另外，亦欲提供具 有低导通电阻的应变强化型半导体器件之制造方法。再者，参考接下来的实施方式及所附 之申请专利范围配合随附图式和上述的
及先前技术，本专利技术之其它期望特征和特 性将变得显而易见。
技术实现思路
根据一个实施例，提供一种利用受应变之沟道区隔开源极区和漏极区的应变强化 型半导体器件。该器件包含覆盖于该受应变之沟道区上的栅极电极，以及接触该源极区和 漏极区的薄金属硅化物接触件。无电电镀之导电层覆盖于该薄硅化物接触件上，以及受应4力的绝缘层覆盖于该栅极电极上。 根据另一实施例，提供一种用于制造应变强化型半导体器件的方法。 一种应变引 发的半导体材料系嵌入在该器件的源极区和漏极区中，以引发在该器件沟道中的应变。薄 金属硅化物接触件将形成于源极区和漏极区以避免松弛已引发的应变。 一层导电材料系选 择性地沉积而与该薄金属硅化物接触件接触，而金属化的接触件则形成于该导电材料。附图说明 以下将配合下列附图来说明本专利技术，其中同样的组件符号代表同样的组件，并且 射 图1至图10以剖面图说明根据各种实施例的应变强化型MOS器件及用于该MOS 器件制作的方法； 图11至图14配合参考图1至图8，以剖面图说明根据替换实施例之应变强化型 M0S器件及用于该MOS器件制作的方法；以及 图15和图16配合参考图1至图10或图1至图14，以剖面图说明根据又另一实施 例之应变强化型MOS器件及用于该MOS器件制作的方法。具体实施例方式以下叙述的实施方式本质上仅只是例示性质，并非意欲限制本专利技术或限制本专利技术的应用及使用。此外，此实施方式亦非意欲受限于之前所描述的
、先前技术、专利技术 内容或接下来叙述的实施方式所提出之明示或暗示的理论。 图1至图16依据各种实施例说明受应力的M0S器件(stressed MOSdevice) 30及 制造此种MOS器件的制造方法步骤。在这些例示实施例中，受应力的MOS器件30是互补 (complementary)MOS (CMOS)器件，在此是由单一 NMOS晶体管31及单一 PMOS晶体管33来 表示。从接下来的叙述会清楚了解，各种的实施例系针对具有增强之移动率的NMOS晶体管 及/或也具有增强之移动率的PMOS晶体管的制造方法，以达到具有优越导通电阻特性的半 导体器件。熟悉该
之人士将会了解到本专利技术可以应用到CMOS器件、单沟道的NMOS 器件、或是单沟道的PMOS器件。依据实施例制造的受应力的MOS器件而组成的集成电路，可 以包含许多诸如器件30的组件，并且也可能包括受应力及非受应力(unstressed)之PMOS 晶体管和受应力及非受应力的NMOS晶体管。 制造MOS晶体管的各种步骤已广为周知，因此为了文章简洁的目的，许多传统的 制造步骤在此只会简短的提及或整个省略，而不提供众所皆知的制程细节。虽然用语"MOS 器件"能适切地代表具有金属栅极电极和氧化物栅极绝缘体的器件，但该用语在全文中会 被用来代表任何半导体器件，该半导体器件包含有放置在栅极绝缘体(可以是氧化物或其 它绝缘体)之上的导电栅极电极(可以是金属或其它导电材料)，接着将该栅极绝缘体放置 在半导体衬底上。 如图1的剖面图所示，受应力的M0S器件30的制造方法，依照实施例，是从准备具 有表面32的半导体衬底36开始。此半导体衬底可以是任何单晶半导体材料，但较佳为单 晶硅衬底，其中用语"硅衬底"和"硅层"在此将用来包含典型使用在半导体工业中相当纯 的硅材料。为了方便讨论但并不设限，半导体衬底36在此将称为硅衬底。熟悉该
的人士将了解到，半导体衬底36也可以由其它半导体材料制成，例如硅锗(SiGe)、碳化 硅(SiC)、砷化镓或其它类似的材料。硅衬底36可以是基体硅晶圆(bulk silicon wafer) (未图标)或在绝缘层35上的硅薄层34(通常称为绝缘体上覆硅(silicon-on-insulator) SOI)，该绝缘层35依序被硅承载晶圆37所支撑。如此处所示，在没有限制的条件下，半导 体衬底36较佳是S01晶圆。假设衬底是SOI衬底，不论是否是由单晶硅或一些其它单晶半 导体材料构成，形成衬底36以及特别是薄层34的单晶材料的特征将在于与该材料之晶体 结构相关联的晶格常数。 为了制造CMOS器件，部份的薄硅层34会被掺杂P型杂质(impurity)掺杂物 (dopant) (P井(Piell) 38)以制作N_沟道M0S晶体管31，而其它的部份则会被掺杂N型 杂质掺杂物(N井(Niel1)39)以制作P-沟道M0S晶体管33。举例来说，P井和N井可利 用离子植入的方式藉以掺杂成适当的导电性。浅沟槽隔离(shallow trench isolation; STI)本文档来自技高网...
【技术保护点】
一种用于制造应变强化型半导体器件（３０）的方法，该半导体器件包括由沟道区（７０、７２）分隔开的源极区（１０３、１０７）和漏极区（１０５、１０９）以及覆盖于该沟道区上的栅极电极（６６、６８），该方法包括以下步骤：在该源极区和漏极区中嵌入应变引发半导体材料（１０２、１０６）；对该源极区和漏极区形成薄金属硅化物接触件（１１２）；选择性地沉积一层与该薄金属硅化物接触件接触的导电材料（１１４、１１６），以及对该导电材料形成金属化接触件（１２２）。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：JN潘，SP孙，AM韦特，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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