平面扩展漏极晶体管及其制造方法技术

提供的平面扩展漏极晶体管（１００）包括控制栅极（１０２）、漏极区（１０９）、沟道区（１０７）、以及漂移区（１０８），其中所述漂移区（１０８）被设置在所述沟道区（１０７）和所述漏极区（１０９）之间。而且，所述控制栅极（１０２）被至少部分地埋入所述沟道区（１０７）中，并且所述漂移区（１０８）包括掺杂材料的密度低于该漏极区（１０９）的掺杂材料密度。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种。
技术介绍
扩展漏极MOS(EDMOS)晶体管是在嵌入电源市场中使用的主 要器件。其结构与传统的MOSFET类似。EDMOS晶体管包括有在 漏极区和沟道区之间的被称为漂移区的一个区，该漂移区被低度或轻 度掺杂。此漂移区被用来得到比在沟道和漏极之间的p-n结更高的击 穿电压。图7图示出了与例如美国专利申请2004/002196所示的EDMOS 类似的一种传统的EDMOS晶体管。图7A中以沿着从源极到漏极的 纵轴的截面图形式的一个NMOS晶体管。图7A的EDMOS晶体管 700包括基片701，在基片701上形成有不同的区。在图7A中从左 至右，通过高掺杂区^++)形成源区702，并且示出该源区702连接 到源区接触703。随后通过一个P阱形成一个沟道区704，在沟道区 704之上形成控制栅极705，控制栅极705具有控制栅极接触706， 并且该控制栅极705通过栅极绝缘层707与沟道区704绝缘。随后在 该基片中形成仅被轻度掺杂(N-)的漂移区708。高度掺杂区^++)形成 漏极区709,该漏极区709被连接到漏极接触710。箭头711示意说明 了电流的流动。图7B示出了图7A所示EDMOS晶体管700的透视 图。为了直观起见，漏极区709和漂移区708的一部分被切掉。而且, 不同区被展示为简单的立方体。根据需要的击穿电压类型，决定该漂移区是否被扩展和/或被降 低或增加掺杂。因此对于低击穿电压来说，此漂移区的长度相对较小， 且其掺杂相对较高。但这将导致的这样的情况，即该晶体管或器件的总体电阻相对受限，并且该总体电阻主要由沟道电阻所决定。
技术实现思路
本专利技术的一个目的是提供一种平面扩展漏极晶体管及其制造方 法，其中该平面扩展漏极晶体管在优选地不占较大面积的同时可最佳 地展现低电阻特性并且因此可同时实现较大电流通过该晶体管。为了实现本专利技术上述目的，本专利技术独立权利要求的技术方案提 供一种。根据一个示例的实施例，提供的平面扩展漏极晶体管包括控 制栅极、漏极区、沟道区、以及漂移区，其中该漂移区被设置在该沟 道区和该漏极区之间。而且,该控制栅极被至少部分地埋入到该沟道 区中，并且该漂移区包括的掺杂材料密度低于该漏极区的掺杂材料密 度。具体地说，该平面扩展漏极晶体管可能包括一个漂移区。S卩，在该 漏极区和该沟道区之间仅设置一个漂移区，而在源极区和沟道区之间 不设置漂移区，即该沟道区和源极区彼此衔接。而且，该控制栅极和 该沟道区可通过一栅极绝缘层彼此绝缘。根据本专利技术的示例的实施例，提供了一种制造平面扩展漏极晶 体管的方法，其中该方法包括步骤在基片上形成半导体层，其中该半 导体层具有与该基片接触的第一侧和形成一个表面的第二相对侧；并且，通过去除在半导体层的第一部分中的该半导体层的一部分来形成 伸入到该半导体层的第一部分中的一个沟槽，使得该沟槽在该半导体 层的表面下方的至少一部分被去除。而且,在该沟槽中形成一个控制 栅极，并且通过在该半导体层中形成漏极区、源极区、漂移区和沟道 区而形成一个平面扩展漏极晶体管，其中在该第一部分中形成该沟道 区，使得该控制栅极的至少一部分被该沟道区掩埋。具体地说，可以在 形成该控制栅极之前在该沟槽中形成一栅极绝缘层。而且，可选地， 可通过该半导体层的第一部分的剩余部分，即由在该沟槽的形成过程 中未被除去的部分来形成该沟道区。具体地说，该沟槽可以具有一梯 形截面。根据此示例的实施例,可通过任何适用的基片，例如通过SOI 基片，来形成该基片。术语"平面的"特别表示相对于基片的延伸而言该晶体管是水平设置，并且可尤其区别于所谓的垂直晶体管。术语"掩埋"可具体表示第一层的至少一部分(例如控制栅极)被 设置在第二层的表面之下(例如沟道区)。例如，第一层可被第二层 完全包封，或可在第二层中形成的沟槽中形成该第一层。因此，实现 的设计方案是，该控制栅极的至少一部分被定位在由沟道区的表面水 平面形成的水平面之下。作为选择，当然可能在第一层和第二层之间 有第三层，例如栅极绝缘层。术语"漂移区"可以具体地表示在漏极区和沟道区之间的一个区， 即低或轻掺杂的一个区。具体地说，漂移区的掺杂可通过与漏极区相 同的掺杂材料来实现，但掺杂较低浓度，即在漂移区施加比漏极区较低离子的掺杂。此漂移区可被用来得到比在沟道和漏极之间的p-n结 更高的击穿电压。通过根据上述示例的实施例的平面扩展漏极晶体管(平面的 EDMOS晶体管)，由于该控制栅极的至少一部分被设置为埋入到该沟 道区中，因而有可能提供一个以上的沟道区。具体地说，其中可以形 成两个沟道区或电流通路，一个形成在该控制栅极的下面而另一形成 在该控制栅极的上面。这将导致的情况是，由于可通过控制栅极影响 沟道区的更大面积,因而可降低沟道区的电阻，使得有可能有更大的电 流通过该沟道区而无需增加该平面的EDMOS晶体管的总面积。具体 地说，由于根据本专利技术示例实施例的EDMOS晶体管有多于一个的可 能的电流通路，因而可不必象在普通EDMOS中那样为了增加可能的 电流而增加沟道区的宽度。通过把控制栅极的至少一部分埋入设置在 源极区和漂移区之间的沟道区中，在可能提供几个电流通路的同时, 有可能实现从源极区通过该沟道区和该漂移区至漏极区的直接的电 流流动。可以看作示例的实施例的要点的是，把至少一个控制栅极埋入 或凹进到形成沟道区的半导体层中，从而对于同一器件面积来说，有 可能增加沟道的数量和/或沟道的面积。该方式有可能倍增电流通路 的数量，以便存在可有效地减少或降低沟道电阻的更多并行的沟道电 阻路径。直观地说，可增加该控制栅极密度。为了产生掩埋的控制栅极，可将一个沟槽掘进到该沟道区中,其中该沟槽可以有例如梯形或 管形的截面形状。具体地说，根据示例实施例方法中的工艺流程可以尽可能多地保持与普通工艺流程相同，使得有可能与传统的CMOS 处理流程相比只添加很少的附加工艺步骤。具体地说，根据本方法示 例实施例，附加掩模的数量可能在一个工艺流程中受到限制。根据一 个示例实施例，该平面扩展漏极晶体管可被形成为一个NMOS或 PMOS器件。随后描述该平面扩展漏极晶体管的其他示例实施例。但是，这些实施例也适用于制造该平面扩展漏极晶体管的方法。根据另一示例实施例，该平面扩展漏极晶体管进一步包括，控制栅极接触和源极区，其中该控制栅极接触被电连接到该控制栅极，并 且其中该源极区至少部分地设置在该沟道区和该控制栅极接触之间。即，该控制栅极接触可被设置在距该沟道区比距该源极区更远的位置 上。具体地说，该控制栅极的一部分可被设置为掩埋在该源极区和/ 或该沟道区之下。具体地说,一栅极绝缘层可被进一步设置在该源极 区与该控制栅极接触和/或该控制栅极之间。这种把控制栅极的一部分埋入在该沟道层中或设置在该沟道层 的表面之下的设计方案所导致的情况是形成一个以上的沟道区，这将实现在该源极区和漏极区之间可以流动更大的电流。术语"沟道层" 可以具体表示形成该沟道的整个层，例如被形成作为同一材料的单层，必要时可以被形成为掺杂材料的单层。术语"沟道区"可以具体表 示该沟道层中引起电流在源极区和漏极区之间流动的那部分，即沟道 层中提供晶体管的沟道功能的那部分。根据该平面扩展漏极晶体管的另一示例实施例，该控制栅极由本文档来自技高网...

【技术保护点】
一种平面扩展漏极晶体管（１００）包括：　控制栅极（１０２）；　漏极区（１０９）；　沟道区（１０７）；和　漂移区（１０８），　其中所述漂移区（１０８）设置在所述沟道区（１０７）和所述漏极区（１０９）之间；　 其中所述控制栅极（１０２）被至少部分地埋入到所述沟道区（１０７）中；以及　其中所述漂移区（１０８）包括的掺杂材料的密度低于所述漏极区（１０９）的掺杂材料的密度。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：皮埃尔戈阿兰，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]