基于延迟锁定回路具有时钟回复单元的接收器制造技术

一种接收器，用于接收输入信号（时钟嵌入数据（ＣＥＤ）信号），其中时钟信号是周期地嵌入多个数据信号之间，包括：时钟回复单元，配置以回复和输出该时钟信号；以及串并联转换器，配置以回复和输出数据信号。该输入信号（该ＣＥＤ信号）包括单一准位信号，其中该时钟信号是在该相同准位周期地嵌入所述数据信号之间。该时钟回复单元基于延迟锁定回路（ＤＬＬ）而配置，不使用用于产生参考时钟信号的内部振荡器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种显示驱动系统的接收器，尤其涉及一种基于延迟锁定回路具有时 钟回复单元的接收器，其中，排除相位锁定回路(PLL)结构而利用时钟回复单元，其仅使用 延迟锁定回路(DLL)结构而不使用用于产生参考时钟信号的独立振荡器来实现，从而嵌入 数据信号之间的时钟信号可回复至相同准位。
技术介绍
通常，显示装置包括时序控制器，其处理影像数据并产生时序控制信号，从而驱动 用于显示影像数据的面板，以及数据驱动器，其使用影像数据和时序控制器所传送的时序 控制信号来驱动面板。用于传输欲显示的影像数据的接口，是在时序控制器和数据驱动器之间，包括多 点信号传输接口，其中多个数据驱动器共享一数据信号线和一时钟信号线，点对点差分信 号传输(PPDS)接口，其中数据差分信号和时钟差分信号独立地提供至各个数据驱动器，以 及接口，其中数据和时钟信号是分为多个准位，而具有时钟信号嵌入其间的数据差分信号， 是透过独立信号线从时序控制器传输至数据驱动器。本申请人已在韩国专利申请第10-2008-0102492号中提出一种接口，其中使用单 一准位信号，其具有相同准位嵌入数据信号之间的时钟信号，而数据和时钟信号藉由独立 的单一信号线一同传送，从而数据和时钟信号可以藉接收器而回复。在所述界面中，用于透过各个独立的信号线将具有时钟信号嵌入其中的数据差分 信号传输至数据驱动器，传送器产生传送信号，其对应至各个数据位并且周期地转变。周期 的转变可藉由预定数量的数据位间插入的虚设位而发生。也就是说，由于数据位之前和之 后立即传送的部分具有与数据位不同的值，因此发生周期的转变。在此情况下，由于数据驱 动器中所提供的接收器无法接收独立的时钟信号，为了接收嵌有时钟信号的数据差分信号 并回复原始数据，嵌入数据信号之间的时钟信号应从所接收的差分信号回复。因此，接收器应提供有回复电路，用于回复时钟信号，可了解的是，在传统技术中， 这种时钟回复电路具有PLL结构。也就是说，因为需要接收器内部的振荡器所产生的作为 时钟信号的参考时钟信号以回复接收的数据，可了解的是时钟信号回复单元透过PLL而配 置，其具有产生参考时钟信号的振荡器。如韩国专利第868299号中所揭露的，数据驱动器中所提供的传统接收器包括时 钟产生单元，其用以产生从通过信号线所接收的差分信号的周期转换中接受的时钟信号， 以及取样器，其用以依据接收的时钟信号和回复数据位来取样差分信号。时钟产生单元包括转换侦测电路，用以输出对应至接收到的差分信号的周期转换 以及回馈时钟信号的转换之间的时间差的信号，以及振荡器，用以改变回馈时钟信号和接 收的时钟信号的相位，以响应从转换侦测电路输出的信号。转换侦测电路的配置方式为振荡器的振荡频率利用初始同步后输入的时钟信号 确定，并且当之后输入数据时，转换侦测器的操作中断或者再启动。在此情况下，当初始同步后，输入的时钟信号产生致能信号，由于在除了致能信号间隔的时间间隔期间，不存在时 钟边缘，因此在接收的时钟信号的产生上没有影响。因此，在时钟产生单元配置中，由虚设位所构成的接收信号的上升沿或下降沿识 别为其中致能信号具有高逻辑准位的间隔期间的转换，而不识别为其中致能信号具有低逻 辑准位的间隔期间的转换，从而振荡器所产生的接收的时钟信号的频率和相位利用虚设位 从周期转换中偏离。从而，传统的时钟产生单元是根据PLL结构而配置，该结构具有的特征为振荡器 中的回馈信号在初始同步之后再一次输入至振荡器，以产生致能信号。然而，根据PLL结构而配置的传统的时钟产生单元，所具有的问题在于作为内部 回馈回路的PLL中，颤动连续累计。又，传统的时钟产生单元可不仅具有DLL的特征，其中接收的信号直接在初始同 步中输入至振荡器以产生致能信号，还具有PLL的特征，其中振荡器中的回馈信号在初始 同步之后输入至振荡器以产生致能信号。然而，传统的时钟产生单元，在初始同步中藉由DLL结构并在初始同步之后利用 PLL结构操作，存在的问题是振荡频率和相位由于在操作期间回路的变化而易于歪曲。再者，由于初始同步之后利用PLL结构产生致能信号，仍旧导致在内部回馈回路 的PLL中颤动连续累计的问题。
技术实现思路
因此，本专利技术已为了解决现有技术中所出现的问题作出努力，并且本专利技术的目标 是提供基于延迟锁定回路具有时钟回复单元的接收器，其中，排除了 PLL结构，在该结构中 经信号线接收的输入信号(时钟嵌入数据(CED信号)，没有输入至电压控制振荡器(VC0)， 而就相位方面，与作为单独内部振荡器所产生的内部时钟信号的参考时钟信号进行比较， 并且内部时钟信号的相位经调节以用于回复数据，而是仅应用延迟锁定回路以回复时钟信 号，回复的方式是输入信号(CED信号)直接输入至延迟线(V⑶L)并延迟，并且不使用用于 回复数据的单独的内部振荡器来产生参考时钟信号，藉以防止由于通过回馈回路连续传送 的时钟信号，导致颤动在没有单独使用时钟信号的接收器中累计。为了达到上述目的，依据本专利技术的一个特点，提供了一种接收器，用于接收输入信 号(CED信号)，其中时钟信号是周期地嵌入数据信号之间，包括时钟回复单元，配置以回复 和输出该时钟信号；以及串并联转换器，配置以回复和输出数据信号，其中该输入信号(该 CED信号)包括单一准位信号，其中时钟信号是在相同准位周期地嵌入该数据信号之间，以 及其中该时钟回复单元基于延迟锁定回路(DLL)而配置，不使用用于产生参考时钟信号的 内部振荡器。根据本专利技术的另一特点，该时钟回复单元配置以产生参考时钟信号，是使用主要 时钟信号，其在时钟链间隔期间藉由输入至延迟线的输入信号(CED信号)所回复，并配置 以产生参考时钟信号，是使用主要时钟信号，其在该时钟链间隔结束之后藉由具有该时钟 信号嵌入其间的所述数据信号所回复。附图说明图1为说明依照本专利技术实施例中用于接收具有嵌入时钟信号的单一准位信号的 接收器的方块图；图2为显示依照本专利技术实施例中由具有嵌入时钟信号的单一准位信号所构成的 数据传送的实例性图示；图3为依照本专利技术实施例中时钟回复单元的结构图示；图4为依照本专利技术实施例中时钟产生器的结构图示；以及图5和图6为说明依照本专利技术实施例中时钟回复单元操作的时序图。具体实施例方式现在并参考图式更加详细地描述本专利技术实施例。无论如何，图式和说明书中所用 的相同的符号说明代表相同或类似的部分。图1为说明依照本专利技术实施例中用于接收具有嵌入时钟信号的单一准位信号的 接收器的方块图。参考图1，用于接收嵌入有时钟信号的单一准位信号的接收器包括串并联转换器 100，配置以从时序控制器接收通过串联信号线所传送的单一准位信号(CED)，将单一准位 信号转换为平行数据并将回复的数据传送至显示面板，以及时钟回复单元200，配置以提取 在单一准位信号(CED信号)中嵌入的时钟信号，传送采样时钟信号至串并联转换器100，用 于数据信号的回复，并回复接收的时钟信号，用于数据的输出，作为回复的时钟信号。在本专利技术中，为了解决基于PLL配置的时钟回复单元中，由于随着时钟回复单元 中产生的时钟信号穿过内部回馈回路时颤动连续累计所引起的问题，时钟回复单元200仅 使用DLL，其中颤动不会连续累计，从而时钟信号可经接收器回复，而不使用产生独立参考 时钟信号的振荡本文档来自技高网...

【技术保护点】
一种接收器，用于接收输入信号（时钟嵌入数据（ＣＥＤ信号），其中时钟信号是周期地嵌入多个数据信号之间，包括：　　时钟回复单元，配置以回复和输出该时钟信号；以及　　串并联转换器，配置以回复和输出数据信号，　　其中该输入信号（ＣＥＤ信号）包括单一准位信号，其中该时钟信号是在该相同准位周期地嵌入所述数据信号之间，以及　　其中该时钟回复单元基于延迟锁定回路（ＤＬＬ）而配置，不使用用于产生参考时钟信号的内部振荡器。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：全炫奎，文龙焕，
申请(专利权)人：硅工厂股份有限公司，
类型：发明
国别省市：KR