混合电压式输入／输出缓冲器制造技术

本发明专利技术涉及一种混合电压式输入／输出缓冲器，包含输出缓冲电路。输出缓冲电路包含输出级电路、栅极电压追踪电路及浮动Ｎ型井电路。输出级电路包含堆叠式Ｐ型拉升晶体管以及堆叠式Ｎ型拉降晶体管，上述堆叠式Ｐ型拉升晶体管中的第一Ｐ型晶体管及上述堆叠式Ｎ型拉降晶体管中的第一Ｎ型晶体管耦接在输出入焊垫。栅极电压追踪电路是根据输出入焊垫的电压控制第一Ｐ型晶体管的栅极电压，以防止漏电流。浮动Ｎ型井电路提供Ｎ型井电压至第一Ｐ型晶体管的Ｎ型井与门极电压追踪电路中控制第一Ｐ型晶体管的栅极电压的第二Ｐ型晶体管的Ｎ型井，以防止漏电流。

【技术实现步骤摘要】

本专利技术有关于一种缓冲电路，且特别是有关于一种半导体集成电路中的混合电压 共容式输入/输出(I/O)缓冲器。
技术介绍
以目前技术而言，集成电路(IC)已可用来同时执行多种不同类型的工作，而且通 过将许多电路封装于芯片或是整合不同用途的电路在一元件中的作法，还可因此增加IC 整体的能力；不过，虽然IC整体的能力可因此增加，但不同的电路其操作电压亦不相同。举 例而言，系统中的内存是使用3. 3V的操作电压，而与5V操作电压的电路采用同一个总线， 或者利用输出电压为5V的芯片来驱动另一个具1. 8V或3. 3V电源电压的芯片。因此，混合 电压共容式输入/输出(I/O)缓冲器便成为不同电压准位的信号沟通的必要接口。 然而，一般具输出级电路的混合电压式I/0緩冲器通常仅可以用来传输有限的电 压准位信号，若是欲以其作为传输高电压(如5V)准位信号的接口，则其输出级电路会受 到如栅极氧化层过度应力、热载子劣化和非预期的漏电流等问题。如此一来，半导体元件会 产生元件可靠度的问题。
技术实现思路
本专利技术所要解决的技术问题在于提供一种混合电压式输入/输出缓冲器，用以提 高半导体元件的可靠度及其使用周期。 为了实现上述目的，依照本专利技术一实施例，本专利技术提出一种混合电压式输入/输 出缓冲器，包含一输出缓冲电路。输出缓冲电路包含一输出级电路、一栅极电压追踪电路以 及一浮动N型井电路。输出级电路包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管， 上述堆叠式P型拉升晶体管中的一第一 P型晶体管以及上述堆叠式N型拉降晶体管中的一 第一N型晶体管是耦接于一输出入焊垫。栅极电压追踪电路是用以根据输出入焊垫的电压 控制第一P型晶体管的栅极电压，以防止漏电流。浮动N型井电路是用以提供N型井电压 至第一 P型晶体管的N型井以与栅极电压追踪电路中控制第一 P型晶体管的栅极电压的一 第二 P型晶体管的N型井，以防止漏电流。 为了实现上述目的，依照本专利技术另一实施例，本专利技术另提出一种混合电压式输入/ 输出缓冲器，包含一输出级电路以及一动态栅极偏压产生器。输出级电路包含堆叠式拉升 晶体管以及堆叠式拉降晶体管，而动态栅极偏压产生器则是用以将逻辑信号转换为相对应 的偏压供输出级电路操作。动态栅极偏压产生器包含一电压源准位侦测电路以及一动态驱 动侦测电路。电压源准位侦测电路是用以侦测一输出入电压源的电压准位，以输出一判别 信号。动态驱动侦测电路耦接于电压源准位侦测电路，并在一传输模式下根据输出入电压 源以及判别信号提供一第一栅极偏压至堆叠式拉降晶体管中的一第一N型晶体管，以防止 输出级电路的工作周期失真。 为了实现上述目的，依照本专利技术又一实施例，本专利技术又提出一种混合电压式输入/输出缓冲器，包含一输入缓冲电路。输入缓冲电路包含一第一反相器、一第一电压准位限制 电路、一第一电压准位拉升电路、一输入级电路以及一逻辑校准电路。第一反相器是用以将 一输入信号反相而产生一第一控制信号。第一 电压准位限制电路是用以限制一外部信号的 电压准位，以产生输入信号传送至第一反相器而防止第一反相器的过度电性应力。第一电 压准位拉升电路是用以拉升被输入至第一反相器的输入信号的电压准位。输入级电路是用 以接收第一控制信号而产生被输入至一核心电路的一相对应的数字信号。逻辑校准电路是 用以在第一反相器因输入信号具有低电压准位而误动作时校准第一控制信号的电压准位。 为了实现上述目的，依照本专利技术再一实施例，本专利技术再提出一种混合电压式输入/ 输出缓冲器，包含一输出缓冲电路以及一输入缓冲电路。输出缓冲电路是用以在一传输模 式下缓冲由一核心电路传送至一输出入焊垫的信号，并包含一输出级电路、一动态栅极偏 压产生器、一栅极电压追踪电路以及一浮动N型井电路。输出级电路包含堆叠式P型拉升 晶体管以及堆叠式N型拉降晶体管，其中堆叠式P型拉升晶体管中的一第一 P型晶体管以 及堆叠式N型拉降晶体管中的一第一N型晶体管是耦接于输出入焊垫。动态栅极偏压产生 器是用以将逻辑信号转换为相对应的偏压供输出级电路操作，并包含一电压源准位侦测电 路以及一动态驱动侦测电路，其中电压源准位侦测电路是用以侦测一输出入电压源的电压 准位，以输出一判别信号，而动态驱动侦测电路则是耦接于电压源准位侦测电路，并根据输 出入电压源以及判别信号提供一第一栅极偏压至堆叠式N型拉降晶体管中的一第二N型晶 体管，以防止输出级电路的工作周期失真。栅极电压追踪电路是用以根据输出入焊垫的电 压控制第一 P型晶体管的栅极电压，以防止漏电流。浮动N型井电路是用以提供N型井电 压至第一P型晶体管的N型井以与栅极电压追踪电路中控制第一P型晶体管的栅极电压的 一第二 P型晶体管的N型井，以防止漏电流。 另一方面，输入缓冲电路是用以在一接收模式下缓冲由输出入焊垫传送至核心电路的信号，并包含一第一反相器、一第一电压准位限制电路、一第一电压准位拉升电路、一输入级电路以及一逻辑校准电路。第一反相器是用以将一输入信号反相而产生一第一控制信号。第一电压准位限制电路是用以限制由输出入焊垫而来的一外部信号的电压准位，以产生输入信号传送至第一反相器而防止第一反相器的过度电性应力。第一电压准位拉升电路是用以拉升被输入至第一反相器的输入信号的电压准位。输入级电路是用以接收第一控制信号而产生被输入至一核心电路的一相对应的数字信号。逻辑校准电路是用以在第一反相器因输入信号具有低电压准位而误动作时校准第一控制信号的电压准位。 根据本专利技术的
技术实现思路
，上述混合电压式输入/输出缓冲器不仅可应用在大范围的电压准位信号，而不会产生如栅极氧化层过度应力、热载子劣化、非预期的漏电流和基体效应等问题，还可减少所需的静态功率损耗，进而提高半导体元件的可靠度及其使用周期。附图说明 图1是依照本专利技术实施例的一种混合电压式输入/输出(I/O)缓冲器的电路方块示意图； 图2是依照本专利技术实施例的一种混合电压式1/0缓冲器的电路示意图3是依照本专利技术实施例的一种动态栅极偏压产生器的电路方块示意图 图4是依照本专利技术实施例的一种动态栅极偏压产生器的电路示意图。主要元件符号说明100、200 :混合电压式I/O缓冲器 102、106:核心电路 104、204 :输出入焊垫 110、210 :输出缓冲电路 122、222 :前置驱动电路 124、224 :动态栅极偏压产生器 126、226 :输出级电路 128、228 :栅极电压追踪电路 132 、232 :浮动N型井电路 134、234 :静电放电防护电路 150、250 :输入缓冲电路 162、262 :电压准位限制电路 164、264 :电压准位拉升电路 166 、266 、286 :反相器 168:输入级电路 172:逻辑校准电路 268:输入级电路 280 :逻辑校准电路 282 :第二电压准位限制电路 284 :第二电压准位拉升电路 288 :拉降校准电路 302、402 :低功率偏压电路 304 、 404 :电压源准位侦测电路 306、406 :电压准位转换电路 308、408 :逻辑开关转换电路 312、412 :动态驱动侦测电路 442 :CMOS电路具体实施例方式图1是依照本专利技术实施例的一种混合电压式输入/输出(I/O)缓冲器的电路方块 示本文档来自技高网...

【技术保护点】
一种混合电压式输入／输出缓冲器，其特征在于，包含：一输出缓冲电路，包含：一输出级电路，包含堆叠式Ｐ型拉升晶体管以及堆叠式Ｎ型拉降晶体管，所述堆叠式Ｐ型拉升晶体管中的一第一Ｐ型晶体管以及所述堆叠式Ｎ型拉降晶体管中的一第一Ｎ型晶体管耦接于一输出入焊垫；一栅极电压追踪电路，用以根据该输出入焊垫的电压控制该第一Ｐ型晶体管的栅极电压，以防止漏电流；以及一浮动Ｎ型井电路，用以提供Ｎ型井电压至该第一Ｐ型晶体管的Ｎ型井以及该栅极电压追踪电路中控制该第一Ｐ型晶体管的栅极电压的一第二Ｐ型晶体管的Ｎ型井，以防止漏电流。

【技术特征摘要】
US 2008-10-21 12/289,132一种混合电压式输入/输出缓冲器，其特征在于，包含一输出缓冲电路，包含一输出级电路，包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，所述堆叠式P型拉升晶体管中的一第一P型晶体管以及所述堆叠式N型拉降晶体管中的一第一N型晶体管耦接于一输出入焊垫；一栅极电压追踪电路，用以根据该输出入焊垫的电压控制该第一P型晶体管的栅极电压，以防止漏电流；以及一浮动N型井电路，用以提供N型井电压至该第一P型晶体管的N型井以及该栅极电压追踪电路中控制该第一P型晶体管的栅极电压的一第二P型晶体管的N型井，以防止漏电流。2. 根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电 路还包括一第三P型晶体管，耦接于该输出入焊垫以及该第一 P型晶体管的N型井，并根据一致 能信号、一判别信号与一输出信号的逻辑运算结果而开启，使得该输出入焊垫的电压传送 至该第一P型晶体管的N型井。3. 根据权利要求2所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电 路还包括一第四P型晶体管，耦接于该第一 P型晶体管的N型井；以及一第五p型晶体管，堆叠连接于该第四p型晶体管，并在一接收模式下开启，以经由该第四P型晶体管中的寄生二极管将该第一 P型晶体管的N型井偏压于一电源电压。4. 根据权利要求3所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括一逻辑电路，用以执行该致能信号、该判别信号与该输出信号的与非逻辑运算，该逻辑 电路具有一输出端耦接于该第四p型晶体管且经由一反相器耦接于该第五p型晶体管。5. 根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括一第六P型晶体管，耦接于该输出入焊垫以及该第二 P型晶体管的N型井，并在该输出 入焊垫具有一高电压时开启，使得该输出入焊垫的电压传送至该第二 P型晶体管的N型井。6. 根据权利要求5所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括一第七P型晶体管，耦接于该第二 P型晶体管的N型井，该第二 P型晶体管的N型井在 一接收模式下经由该第七P型晶体管中的寄生二极管偏压于一电源电压。7. 根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，所述堆叠式P型 拉升晶体管的栅极被偏压以防止过度电性应力。8. 根据权利要求7所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括一动态栅极偏压产生器，用以将逻辑信号转换为偏压，以对所述堆叠式p型拉升晶体 管的栅极进行偏压动作。9. 根据权利要求8所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括一前置驱动电路，用以接收一致能信号而输出该逻辑信号至该动态栅极偏压产生器。10. 根据权利要求l所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电 路还包括一静电放电防护电路，用以在开启时释放静电放电电流。11. 一种混合电压式输入/输出缓冲器，其特征在于，包含 一输出级电路，包含堆叠式拉升晶体管以及堆叠式拉降晶体管；以及 一动态栅极偏压产生器，用以将逻辑信号转换为相对应的偏压供该输出级电路操作，该动态栅极偏压产生器包含一电压源准位侦测电路，用以侦测一输出入电压源的电压准位，以输出一判别信号；以及一动态驱动侦测电路，耦接于该电压源准位侦测电路，并在一传输模式下根据该输出 入电压源以及该判别信号提供一第一栅极偏压至所述堆叠式拉降晶体管中的一第一N型 晶体管，以防止该输出级电路的工作周期失真。12. 根据权利要求ll所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦 测电路还包括一第一 P型晶体管，该第一 P型晶体管的栅极用以接收该判别信号，该第一 P型晶体管 的源极耦接于一电源电压，当该输出入电压源为高电压时，该第一 P型晶体管由该判别信 号开启，使得该电源电压经由该第一P型晶体管输出而作为该第一栅极偏压。13. 根据权利要求12所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦 测电路还包括一第二 P型晶体管，耦接于该输出入电压源，并在该输出入电压源小于或等于该电源 电压时根据该判别信号开启，使得该输出入电压源经由该第二P型晶体管输出而作为该第 一栅极偏压。14. 根据权利要求13所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦 测电路还包括一反相器，具有一输入端，用以接收该判别信号；以及一第二 N型晶体管，该第二 N型晶体管的栅极耦接于该电源电压，该第二 N型晶体管的 漏极耦接于该反相器的一输出端，该第二 N型晶体管的源极耦接于该第二 P型晶体管的栅 极。15. 根据权利要求14所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦 测电路还包括一第三P型晶体管，该第三P型晶体管的栅极耦接于该电源电压，该第三P型晶体管的 源极耦接于该输出入电压源，该第三P型晶体管的漏极耦接于该第二 P型晶体管的栅极。16. 根据权利要求13所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一反相器，具有一输入端，用以接收所述逻辑信号中的一第一逻辑信号；以及 一CM0S电路，具有一输入端以及一输出端，其中该CMOS电路的该输入端耦接于该反相 器的一输出端，该CMOS电路的该输出端用以输出该第一栅极偏压，该CMOS电路包含一拉升晶体管，该拉升晶体管的源极耦接于该第二 P型晶体管以及该第一 P型晶体管的漏极。17. 根据权利要求ll所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏 压产生器还包括一电压准位转换电路，用以接收一低功率偏压以及该判别信号，并转换所述逻辑信号 中的一第二逻辑信号的电压准位，以输出具有该输出入电压源所对应的电压准位的互补信 号。18. 根据权利要求17所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏 压产生器还包括一逻辑开关转换电路，用以根据该输出入电压源的电压准位提供一第二栅极偏压至所 述堆叠式拉升晶体管中的一第四P型晶体管。19. 根据权利要求17所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏 压产生器还包括一低功率偏压电路，用以提供该低功率偏压至该电压准位转换电路。20. 根据权利要求11所述的混合电压式输入/输出缓冲器，其特征在于，还包括 一前置驱动电路，用以接收一致能信号而输出所述逻辑信号至该动态栅极偏压产生器。21. —种混合电压式输入/输出缓冲器，包含 一输入缓冲电路，包含一第一反相器，用以将一输入信号反相而产生一第一控制信号；一第一电压准位限制电路，用以限制一外部信号的电压准位，以产生该输入信号传送 至该第一反相器而防止该第一反相器的过度电性应力；一第一电压准位拉升电路，用以拉升被输入至该第一反相器的该输入信号的电压准位；一输入级电路，用以接收该第一控制信号而产生被输入至一核心电路的一相对应的数 字信号；以及一逻辑校准电路，用以在该第一反相器因该输入信号具有低电压准位而误动作时校准 该第一控制信号的电压准位。22. 根据权利要求21所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电 路还包括一第二反相器，用以将该输入信号反相而产生一第二控制信号；以及 一拉降校准电路，由该输入信号以及该第二控制信号所控制，并在该第一反相器因该 输入信号具有低电压准位而误动作时拉降该第一控制信号的电压准位。23. 根据权利要求22所述的混合电压式输入/输出缓冲器，其特征在于，该拉降校准电 路还包括一第一 N型晶体管，该第一 N型晶体管的栅极用以接收该输入信号，该第一 N型晶体管 的漏极耦接于该第一反相器以接收该第一控制信号；以及一第二 N型晶体管，该第二 N型晶体管的栅极用以接收该第二控制信号，该第二 N型晶 体管的漏极耦接于该第一 N型晶体管的源极，该第二 N型晶体管的源极耦接于一接地电压。24. 根据权利要求23所述的混合电压式输入/输出缓冲器，其特征在于，当该第一 N型晶体管由具有低电压准位的该输入信号所开启且该第二N型晶体管由该第二控制信号所 开启时，该第一控制信号的电压准位是拉降至该接地电压。25. 根据权利要求22所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电 路还包括一第二电压准位限制电路，用以限制该外部信号的电压准位，以产生该输入信号传送 至该第二反相器而防止该第二反相器的过度电性应力。26. 根据权利要求25所述的混合电压式输入/输出缓冲器，其特征在于，该第二电压准 位限制电路在一接收模式下由 一致能信号所启动。27. 根据权利要求22所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电 路还包括一第二电压准位拉升电路，用以拉升被输入至该第二反相器的该输入信号的电压准位。28. 根据权利要求21所述的混合电压式输入/输出缓冲器，...

【专利技术属性】
技术研发人员：王朝钦，张威铚，李宗哲，黄国展，
申请(专利权)人：奇景光电股份有限公司，王朝钦，
类型：发明
国别省市：71[中国|台湾]