符合I2C协议的I/O电路制造技术

本实用新型专利技术涉及一种符合Ｉ２Ｃ协议的Ｉ／Ｏ电路，包括：ＰＡＤ信号、第零ＰＭＯＳ管、第一ＰＭＯＳ管、第三ＰＭＯＳ管、第四ＰＭＯＳ管、第五ＰＭＯＳ管、第六ＰＭＯＳ管、第七ＰＭＯＳ管、第一ＮＭＯＳ管、第二ＮＭＯＳ管、第三ＮＭＯＳ管、第四ＮＭＯＳ管、第五ＮＭＯＳ管、第六ＮＭＯＳ管、第一斯密特触发器；还包括：一个第十一ＮＭＯＳ管、第二斯密特触发器；第十一ＮＭＯＳ管的漏极接ＰＡＤ信号、第十一ＮＭＯＳ管的源极接第二斯密特触发器的输入端，第二斯密特触发器的输出端与ＯＥＮ、Ｄｏｕｔ信号相接；第十一ＮＭＯＳ管的栅极接固定的电压；本实用新型专利技术的有益效果是：使得ａｃｔｉｖｅ　ｐｕｌｌ－ｕｐ的开启和关断时刻能够自适应得调节，既避免了ａｃｔｉｖｅ　ｐｕｌｌ－ｕｐ模块在不需要工作的时刻仍然工作，又能够使ａｃｔｉｖｅ　ｐｕｌｌ－ｕｐ模块能够将总线信号的电压幅值提升至最高值时才关断。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种符合I2C协议的1/0电路。
技术介绍
为了适应I2C协议中Fast-mode和Hs-mode的需求， 一般电路中均采用了 active pull-up模块，用来縮短总线信号(BUS signal)的rising/falling time。由图l可见其中P4和P1内自然生成的二极管(diode)共同对悬空浮接的 N-WELL(floatingn-well)的电压幅值进行偏置，Nl， N2， N3为级联的耐高压结 构(如果芯片外VDDA大于片内的VDD)，其他电路在参考文献M. Pelgrom and E. Dijkmans, "A 3/5 V compatible I/O buffer", IEEE J.Solid-Stat Circuits,Vol.30，pp.823-825，July 1995以及 Ming-Dou, Ker,"Design of 2.5v/5v mixed-voltage CMOS I/O buffer with only thin oxide device and dynamic n-well bias circuit，，.Circuit and system中均有详细简述。为了适应I2C协议中Fast-mode和Hs-mode的需求， 一般电路中均采用了 active pull-up模块，用来缩短总线信号(BUS signal)的rising/falling time。PI即为active pull-up模块核心，这是一个驱动能力较大的PMOS，在总线 信号由低电平升到高电平的过程中，对负载电容Cb提供额外的充电电流，以 弥补上拉电阻Rpull-up的不足。但正是由于P1的驱动能力较强，所以在某些 时刻需要彻底关断Pl,例如I/O在"从模式"(slave mode)作为接收模块(receiver) 的时刻，还例如I/0在"主模式"(master mode)作为发送模块(transmitter)时， 已经将总线信号升至高电平的时刻，如果不能彻底关断Pl，会产生Leakage cuircnto为了使P1在需要的时刻关断或者打开，可以对P1的Vgs进行控制，由于 PI的source—般均接在固定电位，所以可以控制P1的gate电位。图1中由两路控制P1的gate电位，一路是由P0控制，另一路是由P3，N4,N5 控制，具体原理可参考。这种控制方式虽然可以在"从模式"(slave mode)作为接收模块(receiver)的时刻彻底关断Pl，但是在"主模式"(master mode)作 为发送模块(transmitter)时，已经将总线信号升至高电平的时刻却不能关断Pl， 必然将导致Leakage current的产生。不仅图1中的结构有这样的问题，其他一些类似的专利，例如美国专利号 6， 060， 906，也有这样的问题。造成这样问题的主要原因是此时P1的gate电 压为低电平"0"。
技术实现思路
本专利技术需要解决的技术问题是提供了一种符合I2C协议的1/0电路，旨在 解决上述的问题。为了解决上述技术问题，本专利技术是通过以下技术方案实现的本专利技术包括PAD信号、第零PMOS管、第一PMOS管、第三PMOS管、 第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一 NMOS 管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六 NMOS管、第一斯密特触发器；还包括 一个第十一NMOS管、第二斯密特触 发器；所述的第十一 NMOS管的漏极接PAD信号、第十一NMOS管的源极接 第二斯密特触发器的输入端，第二斯密特触发器的输出端与OEN、 Dout信号 相接；第十一NMOS管的栅极接固定的电压；与现有技术相比，本专利技术的有益效果是使得active pull-up的开启和关断 时刻能够自适应得调节，既避免了 active pull-up模块在不需要工作的时刻仍然 工作(这会浪费电流，增加功耗)，又能够使active pull-up模块能够将总线信号 的电压幅值提升至最高值时才关断(能大大降低了总线信号的rising/falling time,适合Hs-mode较高的传输速率以及负载较大的情况)。附图说明图1是现有技术中符合I2C协议的I/O电路； 图2是本专利技术的电路图3是采用现有技术电路的BUS负载变化时脉冲控制信号的变化曲线图; 图4是采用本专利技术的BUS负载变化时脉冲控制信号的变化曲线具体实施方式以下结合附图与具体实施方式对本专利技术作进一步详细描述由图2可见本专利技术包括PAD信号、第零PMOS管P0、第一PMOS管 Pl、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管 P6、第七PMOS管P7、第一 NMOS管Nl、第二 NMOS管N2、第三NMOS 管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一斯密 特触发器Schmitt trigged;还包括 一个第H"^—NMOS管Nll、第二斯密特触 发器Schmitttrigger2;所述的第H"^—NMOS管Nl 1的漏极接PAD信号、第十 一 NMOS管Nil的源极接第二斯密特触发器Schmitt trigger2的输入端，第二 斯密特触发器Schmitt trigger2的输出端与OEN、 Dout信号相接；第H^— NMOS 管Nll的栅极接固定的电压VDD。本专利技术中Pl即为active pull-up PMOS。在BUS总线上升的时候，提供pull up电流以弥补外部pull up电阻的缺憾。Pl的栅极(gate)控制电压的高/低即决 定了 active pull-up模块的关断/开启的时刻。由于I/O在"从模式"(slave mode) 作为接收模块(receiver)的功能一致，均能关断P1。所以本专利技术重点阐述I/O在 "主模式"(master mode)作为发送模块(transmitter)时的改进。本专利技术的控制原理如下如果OEN能使模块处于transmit状态，则当Dout 启动BUS开始上升的开始时刻，active pull-up模块开始工作，根据一个能够反 馈BUS总线电压的上升情况的信号，当BUS总线电压快接近VDD时active pull-up模块才停止工作。从图中可看到，N1,N2,N3为级联的耐BUS高压结构，本专利技术多增加了一 路Nil的耐压级联，从Nil的source端的信号经过一个施米特触发器后作为 BUS的反馈信号，然后再与Dout—起组成控制active pull-up Pl的脉冲信号。 通过设计施米特触发器的迟滞电压的大小，可以控制Pl的gate在有多接近 VDD时由低电平变为高电平(此时的施密特触发器可以看成一个迟滞比较器)， 而不是象之前电路那样，始终保持为低电平。之所以另外做一路Nll，是因为 如果这个反馈信号直接从N3的source端抽取，会造成电路的振荡。从图3和图4比较可知道，在"主模式"(master mode)作为发送模块 (transmitter)时，BUS负载变化时脉冲控制信号的变化，当负载变大，充电时间 变长，脉冲也相应的变宽，直到BUS上升到想要的电平(由施密特触发器迟滞本文档来自技高网...

【技术保护点】
一种符合Ｉ２Ｃ协议的Ｉ／Ｏ电路，包括：ＰＡＤ信号、第零ＰＭＯＳ管（Ｐ０）、第一ＰＭＯＳ管（Ｐ１）、第三ＰＭＯＳ管（Ｐ３）、第四ＰＭＯＳ管（Ｐ４）、第五ＰＭＯＳ管（Ｐ５）、第六ＰＭＯＳ管（Ｐ６）、第七ＰＭＯＳ管（Ｐ７）、第一ＮＭＯＳ管（Ｎ１）、第二ＮＭＯＳ管（Ｎ２）、第三ＮＭＯＳ管（Ｎ３）、第四ＮＭＯＳ管（Ｎ４）、第五ＮＭＯＳ管（Ｎ５）、第六ＮＭＯＳ管（Ｎ６）、第一斯密特触发器（Ｓｃｈｍｉｔｔ　ｔｒｉｇｇｅｒ１）；其特征在于还包括：一个第十一ＮＭＯＳ管（Ｎ１１）、第二斯密特触发器（Ｓｃｈｍｉｔｔ　ｔｒｉｇｇｅｒ２）；所述的第十一ＮＭＯＳ管（Ｎ１１）的漏极接ＰＡＤ信号、第十一ＮＭＯＳ管（Ｎ１１）的源极接第二斯密特触发器（Ｓｃｈｍｉｔｔ　ｔｒｉｇｇｅｒ２）的输入端，第二斯密特触发器（Ｓｃｈｍｉｔｔ　ｔｒｉｇｇｅｒ２）的输出端与ＯＥＮ、Ｄｏｕｔ信号相接；第十一ＮＭＯＳ管（Ｎ１１）的栅极接固定的电压（ＶＤＤ）。

【技术特征摘要】

【专利技术属性】
技术研发人员：王晓峰，褚方青，
申请(专利权)人：矽映电子科技上海有限公司，
类型：实用新型
国别省市：31[中国|上海]