具有剪裁的电介质的P型场效应晶体管及方法和集成电路技术

本发明专利技术公开了一种具有剪裁的电介质的ＰＦＥＴ及相关方法和集成电路，剪裁的电介质由ＰＦＥＴ中的栅叠层中的ＮＦＥＴ阈值电压（Ｖｔ）功函数调制层部分地组成。在一个实施例中，ＰＦＥＴ包括ｎ－型掺杂的硅阱（Ｎ阱）和栅叠层，该栅叠层包括：Ｎ阱上的掺杂的能带工程的ＰＦＥＴ阈值电压（Ｖｔ）功函数调制层；掺杂的能带工程的ＰＦＥＴ　Ｖｔ功函数调制层上的剪裁的电介质层，该剪裁的电介质层由掺杂的能带工程的ＰＦＥＴ　Ｖｔ功函数调制层上的高介电常数层和高介电常数层上的ｎ型场效应晶体管（ＮＦＥＴ）阈值电压（Ｖｔ）功函数调制层构成；以及ＮＦＥＴ　Ｖｔ功函数调制层上的金属。

【技术实现步骤摘要】

本专利技术总地涉及集成电路制造，更具体地，涉及一种具有剪裁的电介质(tailored dielectric )的PFET及相关方法和集成电路，该剪裁的电介质由其 PFET的栅叠层(gate stack)中的NFET阈值电压(Vt)功函数调制层(tuning layer)部分地组成。
技术介绍
参照图1,用于具有高介电常数(高-k)的电介质和金属栅叠层10的互 补型金属氧化物半导体(CMOS)的制造的人所共知的自对准工艺流程采用 双场效应晶体管(FET)阈值电压(Vt)功函数调制层12、 14以调制相邻的 n型金属氧化物半导体(NMOS)区域16 (对于NFET)和p型金属氧化物 半导体(PMOS)区域18 (对于PFET)的阈值电压。功函数调制层12、 14 已经被发展以处理由在栅叠层10中采用高-k电介质11以及金属13引起的 不稳定性。典型地，NMOS区域16和PMOS区域18在硅衬底20中形成， 硅衬底20具有通过隔离区域26例如氧化硅的浅沟槽隔离(STI)分隔的掺 杂的N阱22和P阱24。 FETVt功函数调制层12、 14的形成需要掩蔽相邻 的NMOS和PMOS区域中的一本文档来自技高网...

【技术保护点】
一种方法，包括：　提供包括ｎ型金属氧化物半导体区域和ｐ型金属氧化物半导体区域的注入的衬底；　只在所述ｐ型金属氧化物半导体区域之上形成掺杂的能带工程的ｐ型场效应晶体管阈值电压功函数调制层；　在所述注入的衬底之上形成高介电常数 层；　在所述高介电常数层之上形成ｎ型场效应晶体管阈值电压功函数调制层；　在所述ｎ型场效应晶体管阈值电压功函数调制层之上形成金属层；以及　图案化所述ｎ型金属氧化物半导体区域之上的第一栅极和所述ｐ型金属氧化物半导体区域之上的第 二栅极，所述第二栅极包括所述ｐ型金属氧化物半导体区域之上的所述掺杂的能带工程的ｐ型场...

【技术特征摘要】
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【专利技术属性】
技术研发人员：里克卡特，迈克尔P查德齐克，拉什米杰，奈姆莫曼，
申请(专利权)人：国际商业机器公司，先进微装置公司，
类型：发明
国别省市：US[美国]