一种混合数制加法器制造技术

一种混合数制加法器主要由多个四位混合加法器单元构成，每个混合加法器单元包括一个输入数据选通器、一个操作数ａ数据锁存控制器、一个操作数ｂ数据锁存控制器、一个四位加法器、一个数制进位合成器、一个数值溢出判断器、一个数制规格化器和一个混合数制四位运算结果选通器。本发明专利技术可实现单拍的二进制运算和三拍的ＢＣＤ码表示的十进制数运算，采用硬件方法可实现不同数制的运算，避免了软件数制转换，提高了混合数制的运算效率，该混合数制加法器计算位数可根据计算需求进行灵活的扩展，该加法器结构简单，面积小，功耗低，便于在芯片上实现，实用性强。

【技术实现步骤摘要】

本专利技术涉及一种混合数制加法器，特别涉及到一种混合数制加法器的实现方法和 具体硬件的结构，可用于嵌入式处理器、控制器以及专用soc中的运算器的设计和制造。
技术介绍
混合数制运算应用非常广泛，例如预付费的电子电表、电子水表、电子医疗设备 CT、电子血压计等众多电子产品中，都存在混合数制运算与转换的问题，运算主要是二进制 运算，传统的办法是通过软件完成，这种方式处理效率低，而且不利于嵌入式应用系统的开 发与维护。在处理器、控制器以及专用soc迅猛发展的今天，面对嵌入式系统应用开发周期 越来越短、可靠性要求越来越高、处理速度要求越来越快的市场需求驱动下，集成混合数制 运算功能于一个单芯片已成为嵌入式处理器、嵌入式控制器以及专用soc产品提供商的不 二选择。可是，特殊功能运算器的设计一直是国外封锁的核心技术，公开发表的文献中也鲜 有明确、详尽的实现方法与结构的报道。
技术实现思路
本专利技术的技术解决问题克服现有技术的不足，提供了一种混合数制加法器，本发 明的混合加法器单元结构面积小、运算功耗低，便于在芯片上实现，可根据计算需要对加法 器计算位数进行灵活扩展，能够实现二进制运算和BCD码表示的十进制数运算。 本专利技术的技术解决方案一种混合数制加法器，由n个四位混合加法器单元构成， 每个混合加法器单元包括输入数据选通器、操作数a数据锁存控制器、操作数b数据锁存控 制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结 果选通器，四位操作数a和四位操作数b分别接入输入数据选通器的数据输入端，输入数据 选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数a和四位 操作数b进行选通，输入数据选通器的选通结果传输至操作数a数据锁存控制器的输入端 和操作数b数据锁存控制器的输入端，操作数a数据锁存控制器和操作数b数据锁存控制 器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数a和四位操作 数b进行锁存，操作数a数据锁存控制器和操作数b数据锁存控制器的锁存结果接入四位 加法器的四位操作数输入端，其中操作数a数据锁存控制器的锁存结果接入四位加法器的 四位操作数输入a端，操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数 输入b端，四位加法器对锁存的四位操作数a和四位操作数b进行四位二进制数加法运算， 四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算 结果选通器的输入端，四位加法器的运算进位输出接入数制进位合成器的输入端，数值溢 出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数BCD码溢出信 号，十进制数BCD码溢出信号接入数制规格化器和数制进位合成器，数制规格化器根据十 进制数BCD码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准 BCD码的数制规格化数，数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数BCD码溢出信号进行选通，数制进位合成器的输出作为本级混合加法器单元的进位 输出接入相邻高位混合加法器单元中四位加法器中的进位输入端，数制规格化器输出的数 制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端，混合数制 四位运算结果选通器在数制控制信号和执行周期计数控制信号的控制下对四位加法器的 四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果，其中n 为自然数。 所述输入数据选通器为4位并行结构，每位结构相同，其中一位的结构包括第 一二输入与门、第二二输入与门、第三二输入与门、第四二输入与门、第一非门、第二非门、 第三非门、二输入与非门、二输入或门、第一二输入选择器和第二二输入选择器，执行周期 计数控制信号的低位接第一二输入与门的一个输入端，执行周期计数控制信号的高位通过 第一非门接第一二输入与门的另一个输入端，第一二输入与门的输出端接第二二输入与门 的一个输入端，数制控制信号接第二二输入与门的另一个输入端，第二二输入与门的输出 端接第一二输入选择器的AS控制端，执行周期计数控制信号的低位与高位作为二输入与非门的两个输入端，数制控制信号通过第二非门接二输入或门的一个输入端，二输入与非 门的输出端接二输入或门的另一个输入端，二输入或门的输出端接第二二输入选择器的 AS控制端和第一二输入选择器的BS控制端，执行周期计数控制信号的高位接第三二输入 与门的一个输入端，执行周期计数控制信号的低位通过第三非门接第三二输入与门的另一 个输入端，第三二输入与门的输出端接第四二输入与门的一个输入端，数制控制信号接第 四二输入与门的另一个输入端，第四二输入与门的输出端接第二二输入选择器的BS控制 端，其中一位操作数a接第一二输入选择器的B数据端，与操作数a相同位的操作数b接 第二二输入选择器的A数据端，与操作数a相同位的数制规格化数接第一二输入选择器的 A数据端和第二二输入选择器的B数据端，第一二输入选择器的输出为选通的a操作数，第 二二输入选择器的输出为选通的b操作数。 所述操作数a数据锁存控制器和操作数b数据锁存控制器的结构相同，均为4位 并行结构，每位的结构包括第一二输入与门、第二二输入与门、第三二输入与门、第一反相 器、第二反相器、第三反相器、二输入或门、二输入或非门、二输入选择器和触发器，数制控 制信号的非接二输入选择器的AS控制端，数制控制信号接二输入选择器的BS控制端，选 通的操作数分别接二输入选择器的A数据端和触发器的D数据端，执行周期计数控制信号 的低位接第二二输入与门和第三二输入与门的一个输入端，执行周期计数控制信号通过第 二反相器接第一二输入与门的一个输入端，执行周期计数控制信号的高位通过第三反相器 接第一二输入与门和第三二输入与门的另一个输入端，执行周期计数控制信号的高位接第 二二输入与门的另一个输入端，第一二输入与门与第二二输入与门的输出接二输入或门的 两个输入端，二输入或门的输出接触发器的时钟端，触发器的输出通过第一反相器接二输 入或非门的一个输入端，第三二输入与门的输出接二输入或非门的另一个输入端，二输入 或非门的输出接二输入选择器的B数据端，二输入选择器的输出为锁存后的操作数。 所述四位加法器的结构包括第一全加器、第二全加器、第三全加器、第四全加器、四输入或非门、反相器和二输入选择器，第一全加器、第二全加器、第三全加器和第四全加 器按行波进位连接，锁存a数据分别接到第一全加器、第二全加器、第三全加器和第四全加 器的A数据输入端，锁存b数据分别接到第一全加器、第二全加器、第三全加器和第四全加器的B数据输入端，低一级的进位合成信号接第一全加器的进位输入端C和二输入选择器 的B数据端，第一全加器的进位输出端CA接第二全加器的进位输入端C，第二全加器的进位 输出端CA接第三全加器的进位输入端C，第三全加器的进位输出端CA接第四全加器的进位 输入端C，第四全加器的进位输出端CA接二输入选择器的A数据端，第一全加器、第二全加 器、第三全加器和第四全加器的四个进位传递信号端PN接四输入或非门的四个输入端，四 输入或非门的输出分别接二输入选择器的AS控制端和反相器的输入端，反相器的输出接 二输入选择器的BS控制端，第一全加器、第二全加器、本文档来自技高网...

【技术保护点】
一种混合数制加法器，其特征在于：由ｎ个四位混合加法器单元构成，每个混合加法器单元包括输入数据选通器、操作数ａ数据锁存控制器、操作数ｂ数据锁存控制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结果选通器，四位操作数ａ和四位操作数ｂ分别接入输入数据选通器的数据输入端，输入数据选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数ａ和四位操作数ｂ进行选通，输入数据选通器的选通结果传输至操作数ａ数据锁存控制器的输入端和操作数ｂ数据锁存控制器的输入端，操作数ａ数据锁存控制器和操作数ｂ数据锁存控制器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数ａ和四位操作数ｂ进行锁存，操作数ａ数据锁存控制器和操作数ｂ数据锁存控制器的锁存结果接入四位加法器的四位操作数输入端，其中操作数ａ数据锁存控制器的锁存结果接入四位加法器的四位操作数输入ａ端，操作数ｂ数据锁存控制器的锁存结果接入四位加法器的四位操作数输入ｂ端，四位加法器对锁存的四位操作数ａ和四位操作数ｂ进行四位二进制数加法运算，四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算结果选通器的输入端，四位加法器的运算进位输出接入数制进位合成器的输入端，数值溢出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数ＢＣＤ码溢出信号，十进制数ＢＣＤ码溢出信号接入数制规格化器和数制进位合成器，数制规格化器根据十进制数ＢＣＤ码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准ＢＣＤ码的数制规格化数，数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数ＢＣＤ码溢出信号进行选通，数制进位合成器的输出作为本级混合加法器单元的进位输出接入相邻高位混合加法器单元中四位加法器中的进位输入端，数制规格化器输出的数制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端，混合数制四位运算结果选通器在数制控制信号和执行周期计数控制信号的控制下对四位加法器的四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果，其中ｎ为自然数。...

【技术特征摘要】
一种混合数制加法器，其特征在于由n个四位混合加法器单元构成，每个混合加法器单元包括输入数据选通器、操作数a数据锁存控制器、操作数b数据锁存控制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结果选通器，四位操作数a和四位操作数b分别接入输入数据选通器的数据输入端，输入数据选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数a和四位操作数b进行选通，输入数据选通器的选通结果传输至操作数a数据锁存控制器的输入端和操作数b数据锁存控制器的输入端，操作数a数据锁存控制器和操作数b数据锁存控制器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数a和四位操作数b进行锁存，操作数a数据锁存控制器和操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入端，其中操作数a数据锁存控制器的锁存结果接入四位加法器的四位操作数输入a端，操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入b端，四位加法器对锁存的四位操作数a和四位操作数b进行四位二进制数加法运算，四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算结果选通器的输入端，四位加法器的运算进位输出接入数制进位合成器的输入端，数值溢出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数BCD码溢出信号，十进制数BCD码溢出信号接入数制规格化器和数制进位合成器，数制规格化器根据十进制数BCD码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准BCD码的数制规格化数，数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数BCD码溢出信号进行选通，数制进位合成器的输出作为本级混合加法器单元的进位输出接入相邻高位混合加法器单元中四位加法器中的进位输入端，数制规格化器输出的数制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端，混合数制四位运算结果选通器在数制控制信号和执行周期计数控制信号的控制下对四位加法器的四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果，其中n为自然数。2. 根据权利要求1所述的一种混合数制加法器，其特征在于所述输入数据选通器为 4位并行结构，每位结构相同，其中一位的结构包括第一二输入与门、第二二输入与门、第 三二输入与门、第四二输入与门、第一非门、第二非门、第三非门、二输入与非门、二输入或 门、第一二输入选择器和第二二输入选择器，执行周期计数控制信号的低位接第一二输入 与门的一个输入端，执行周期计数控制信号的高位通过第一非门接第一二输入与门的另一 个输入端，第一二输入与门的输出端接第二二输入与门的一个输入端，数制控制信号接第 二二输入与门的另一个输入端，第二二输入与门的输出端接第一二输入选择器的AS控制 端，执行周期计数控制信号的低位与高位作为二输入与非门的两个输入端，数制控制信号 通过第二非门接二输入或门的一个输入端，二输入与非门的输出端接二输入或门的另一个 输入端，二输入或门的输出端接第二二输入选择器的AS控制端和第一二输入选择器的BS 控制端，执行周期计数控制信号的高位接第三二输入与门的一个输入端，执行周期计数控 制信号的低位通过第三非门接第三二输入与门的另一个输入端，第三二输入与门的输出 端接第四二输入与门的一个输入端，数制控制信号接第四二输入与门的另一个输入端，第 四二输入与门的输出端接第二二输入选择器的BS控制端，其中一位操作数a接第一二输入 选择器的B数据端，与操作数a相同位的操作数b接第二二输入选择器的A数据端，与操作 数a相同位的数制规格化数接第一二输入选择器的A数据端和第二二输入选择器的B数据端，第一二输入选择器的输出为选通的a操作数，第二二输入选择器的输出为选通的b操作 数。3. 根据权利要求1所述的一种混合数制加法器，其特征在于所述操作数a数据锁存 控制器和操作数b数据锁存控制器的结构相同，均为4位并行结构，每位的结构包括第 一二输入与门、第二二输入与门、第三二输入与门、第一反相器、第二反相器、第三反相器、 二输入或门、二输入或非门、二输入选择器和触发器，数制控制信号的非接二输入选择器 的AS控制端，数制控制信号接二输入选择器的BS控制端，选通的操作数分别接二输入选 择器的A数据端和触发器的D数据端，执行周期计数控制信号的低位接第二二输入与门和 第三二输入与门的一个输入端，执行周期计数控制信号通过第二反相器接第一二输入与门 的一个输入端，执行周期计数控制信号的高位通过第三反相器接第一二输入与门和第三二 输入与门的另一个输入端，执行周期计数控制信号的高位接第二二输入与门的另一个输入 端，第一二输入与门与第二二输入与门的输出接二输入或门的两个输入端，二输入或门的 输出接触发器的时钟端，触发器的输出通过第一反相器接二输入或非门的一个输入端，第 三二输入与门的输出接二输入或非门的另一个输入端，二输入或非门的输出接二输入选择 器的B...

【专利技术属性】
技术研发人员：车德亮，张奇荣，
申请(专利权)人：北京时代民芯科技有限公司，中国航天科技集团公司第九研究院第七七二研究所，
类型：发明
国别省市：11[中国|北京]