一种消除路径时延的时钟电路制造技术

本实用新型专利技术提出了一种消除路径时延的时钟电路，包括开关信号产生电路和时钟再生电路，所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和时钟开关信号产生输出时钟。所述开关信号产生电路，包含周期时钟开关信号产生电路、１∶１分频判断器和时钟开关选择电路；所述时钟再生电路，包含时序调整电路和门控电路。本实用新型专利技术使原始时钟信号经过门控电路后直接获得输出时钟，不同的分频时钟信号的延时相同，有利于系统稳定工作减小了时钟电路的路径，降低了设计难度。（*该技术在2019年保护过期，可自由使用*）

Clock circuit for eliminating path delay

The utility model provides a clock circuit to eliminate the delay path, including the switch signal generating circuit and clock regeneration circuit, generating circuit according to the input of the original clock signal and generates the clock signal frequency than the switch signal of the switching signal, and the clock switch signal output to the clock regeneration circuit; the clock regeneration circuit generates according to the original clock output clock signal and clock signal input switch. The switching signal generating circuit, including periodic clock switch signal generating circuit, 1: 1 Frequency judging device and clock switch circuit; the clock regeneration circuit includes a timing adjustment circuit and gating circuit. The utility model has the advantages that the original clock signal through the gating circuit directly after the output clock frequency, clock signal with different time delay, is conducive to stability of the system reduces the path of the clock circuit, reduces the design difficulty.

【技术实现步骤摘要】

本方法属于电路领域，特别涉及一种消除路径时延的时钟电路。
技术介绍
随着科技的进步，电子产品对内部时钟个数的要求越来越多，对时钟分配方案的 要求也越来越复杂。时钟产生电路是集成电路特别是片上系统(SoC)的关键组成部分，时 钟产生电路设计的好坏直接影响着系统稳定性和产品质量。目前常见的时钟产生电路结构如图1所示，由若干个分频时钟和选择器组成，选 择器的输入端为原始时钟信号、以及原始时钟信号的各个分频时钟信号，选择器的选择信 号为分频比信号，输出为所要求的特定频率的输出时钟。如图1所示的时钟产生电路，其缺点在于原始时钟信号产生的不同的分频时钟 信号经过不同的时钟分频电路，一方面，由于不同时钟分频电路路径的延时不同，导致系统 在切换时钟时输出的时钟产生信号边沿抖动，不利于系统稳定工作；另一方面，时钟分频电 路的路径很长，导致芯片设计的难度增加。
技术实现思路
针对现有技术的不足，本专利技术提出一种消除路径时延的时钟电路。一种消除路径时延的时钟电路，其特征在于包括开关信号产生电路和时钟再生 电路，所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号， 并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和 时钟开关信号产生输出时钟。其中，所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于包含 周期时钟开关信号产生电路、1 1分频判断器和时钟开关选择电路，所述周期时钟开关信 号产生电路根据输入的原始时钟信号和分频比信号产生周期时钟开关信号，并将周期时钟 开关信号输出至时钟开关选择电路；所述1 1分频判断器判断输入的分频比信号，并将输 出的1 1分频比有效信号输出至时钟开关选择电路；当分频比信号是1 1分频时，1 1 分频判断器输出的1 1分频比有效信号为有效，当分频比信号不是1 1分频时，1 1 分频判断器输出的1 1分频比有效信号为无效；所述时钟开关选择电路当1 1分频有 效信号为有效时，输出恒为1的时钟开关信号，当1 1分频有效信号为无效时，输出周期 时钟开关信号。所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于可产生分 频比为1 n的时钟开关信号(n为大于等于1的整数)；当分频比信号要求产生分频比为 1 1的时钟时，可产生恒定有效的时钟开关信号；当分频比信号要求产生1 n(n为大于 1的整数)的时钟时，可产生周期长度为n个原始时钟长度的周期时钟开关信号。其中，所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于所述 时钟开关信号在一个周期内有一个长度为原始时钟周期长度的有效电平；其中，所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于通过 判断分频比是否为11来选择恒定的时钟开关信号或周期的时钟开关信号；所述一种消除路径时延的时钟电路的开关信号产生电路中的周期时钟开关信号 产生电路，其特征在于包含计数器和比较器，所述计数器输入端连接原始时钟信号，在不 复位的条件下每收到一个时钟就增加一个计数；所述计数器输出计数信号作为比较器的 输入；所述比较器的另一路输入为分频比信号，比较器对计数信号和分频比信号进行比较， 当计数信号与分频比信号相同时令周期时钟开关信号有效，当计数信号与分频比信号不同 时，令周期时钟开关信号无效；周期时钟开关信号反馈至所述计数器的复位端，当周期时钟 开关信号为有效时对计数器进行复位。所述周期时钟开关信号产生电路，其特征在于通过计数器与输入的分频比信号 相比较，产生n分频的周期信号(n为大于1的整数)。其中，所述周期时钟开关信号产生电路的比较器，可以是减法器和或非门；也可以 是异或和或非门。所述一种消除路径时延的时钟电路的时钟再生电路，其特征为包含时序调整电 路和门控电路，所述时序调整电路根据输入的原始时钟信号的相位调整周期时钟开关信号 的相位，获得调整后的时钟开关信号并输出至门控电路，所述门控电路将调整后的时钟开 关信号与原始时钟信号进行逻辑运算，最后得到输出时钟。其中，所述调整后的时钟开关信号的特征为信号跳变沿发生在原始时钟信号为 低电平时；其中，所述门控电路可以为或门、与门或组合逻辑电路；其中，所述时钟再生电路，其特征在于根据输入的周期时钟开关信号的有效与否 对输入的原始时钟脉冲进行通过或不通过处理，得到最终输出时钟；其中，所述时钟再生电路，其特征在于通过时序调整电路产生在时钟电平作为门 控电路的门控信号，低电平有效；当门控信号有效时，使输入时钟脉冲通过并输出在时钟输 出端口上；当门控信号无效时，关闭时钟脉冲，使时钟输出端口保持固定低电平。所述一种消除路径时延的时钟电路的时钟再生电路中的时序调整电路，为一个锁 存器，所述锁存器的输入信号为时钟开关信号和原始时钟信号，输出信号为调整后的时钟 开关信号。所述一种消除路径时延的时钟电路的时钟再生电路中的时序调整电路，也可以为 若干个相串联的延时单元。本专利技术的一种时钟电路，具如下的优点原始时钟信号经过门控电路后直接获得 输出时钟，所产生的不同的分频时钟信号经过相同的门控电路的路径，所以不同的分频时 钟信号的延时相同，不会导致系统在切换时钟时产生时钟边沿抖动，有利于系统稳定工作； 而且时钟电路的路径很短，降低设计难度。附图说明图1现有时钟电路的结构示意图。图2本专利技术时钟电路的结构示意图。图3本专利技术时钟电路中的开关信号产生电路的结构示意图。4图4本专利技术时钟电路中的开关信号产生电路的时钟周期开关信号产生电路的结 构示意图。图5本专利技术时钟电路中的时钟再生电路的结构示意图。图6本专利技术时钟电路中的时钟再生电路的时序调整电路的一种结构示意图。图7本专利技术时钟电路中的时钟再生电路的时序调整电路的另一种结构示意图。图8本专利技术时钟电路的一个信号调整示例图。图9本专利技术时钟电路的另一个信号调整示例图。具体实施方式以下结合具体实施例，对本专利技术做进一步说明。一种消除路径时延的时钟电路，如图2所示，包括开关信号产生电路和时钟再生 电路，其特征在于所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时 钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始 时钟信号和时钟开关信号产生输出时钟。所述一种消除路径时延的时钟电路的开关信号产生电路，如图3所示，包含周期 时钟开关信号产生电路、1 1分频判断器和时钟开关选择电路，其特征在于所述周期时 钟开关信号产生电路根据输入的原始时钟信号和分频比信号产生周期时钟开关信号，并将 周期时钟开关信号输出至时钟开关选择电路；所述1 1分频判断器判断输入的分频比信 号，并将输出的1 1分频比有效信号输出至时钟开关选择电路；当分频比信号是1 1 分频时，1 1分频判断器输出的1 1分频比有效信号为有效，当分频比信号不是1 1 分频时，1 1分频判断器输出的1 1分频比有效信号为无效；所述时钟开关选择电路当 1 1分频有效信号为有效时，输出恒为1的时钟开关信号，当1 1分频有效信号为无效 时，输出周期时钟开关信号。所述时钟电路的开关信号产生电路，其特征在于可产生分频比为1 n的时钟开 关信号(n为大于等于1的整数)；当分频比信号要求产生分频比为1 1的时钟时，可产 生恒本文档来自技高网...

【技术保护点】
一种消除路径时延的时钟电路，其特征在于：包括开关信号产生电路和时钟再生电路，所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和时钟开关信号产生输出时钟。

【技术特征摘要】
一种消除路径时延的时钟电路，其特征在于包括开关信号产生电路和时钟再生电路，所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和时钟开关信号产生输出时钟。2.如权利要求1所述的一种消除路径时延的时钟电路，其开关信号产生电路，特征在 于包含周期时钟开关信号产生电路、1 1分频判断器和时钟开关选择电路，所述周期时 钟开关信号产生电路根据输入的原始时钟信号和分频比信号产生周期时钟开关信号，并将 周期时钟开关信号输出至时钟开关选择电路；所述1 1分频判断器判断输入的分频比信 号，并将输出的1 1分频比有效信号输出至时钟开关选择电路；当分频比信号是1 1 分频时，1 1分频判断器输出的1 1分频比有效信号为有效，当分频比信号不是1 1 分频时，1 1分频判断器输出的1 1分频比有效信号为无效；所述时钟开关选择电路当 1 1分频有效信号为有效时，输出恒为1的时钟开关信号...

【专利技术属性】
技术研发人员：梁骏，黄凤娇，夏宝林，
申请(专利权)人：杭州国芯科技股份有限公司，
类型：实用新型
国别省市：86[中国|杭州]