一种片上差分时延测量系统及回收集成电路识别方法技术方案

本发明专利技术公开了一种适用于高速集成电路的片上差分时延测量系统，该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器构成，用来监测集成电路中的关键路径。同时公开了一种基于片上差分时延测量系统及的回收集成电路识别方法，该方法通过片上时延差分测量模块，精确获得各频繁使用的关键路径的时延变化。并使用机器学习的方法，比较各路径的时延变化分布，最终识别出回收翻新集成电路。本发明专利技术设计的片上差分时延测量系统测量精度较高、易集成、生产测试成本低、受工艺不确定性影响小，同时本发明专利技术提出的回收集成电路识别方法具有测试时间短、识别度高等优点，降低回收集成电路对整个集成电路产业链的影响。

【技术实现步骤摘要】

本专利技术涉及一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法。属于微型电子器件

技术介绍
集成电路(integratedcircuit)是一种微型电子器件或部件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。集成电路按其功能、结构的不同，可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。随着半导体元器件供应链日趋复杂，大量伪劣(counterfeit)集成电路不断渗透，甚至进入核心安全攸关系统。这给整个电子行业尤其是军事、航空航天、医疗和通信等领域带来极大的安全隐患。此外，伪劣集成电路给集成电路制造商，每年带来的经济损失高达数十甚至数百亿美元，并且此数值仍以每年12％-15％的速度持续增加。因此，伪劣集成电路的问题引起了政府及企业的极大重视。伪劣集成电路主要分为以下7类：回收翻新、重新标注、过度生产、假冒克隆、去除缺陷、伪造指标、篡改电路。其中，由于低成本和高额利润，回收翻新集成电路占整个盗版集成电路80％以上。回收翻新集成电路，是指那些已在其他系统中使用过一段时间，通过回收并经过翻新处理，按原始厂商生产、以新出厂电路价格销售的集成电路。在回收翻新过程中，集成电路在高温条件下被从印刷电路板中强制取出，并经过洗涤、打磨、封装、标记等过程。高超的翻新手段使我们很难仅从外观来区分盗版回收集成电路。然而，回收翻新过程会本身会损坏集成电路，造成可靠性下降。同时，由于该类电路之前已使用过一段时间，剩余使用寿命和可靠性都大大降低。识别回收翻新集成电路的方法通常分为两类，一类是观察法，另一类是测试法。前者指的是，通过外部目检、X射线检查、声学扫描、显微镜检查、内部目检等，先进观察手段分析其物理结构，从而找出翻新的痕迹和异常。虽然此方法直接有效，但需要昂贵的测试设备和大量的测试时间，从而大大增加测试成本。此外，随着集成电路工艺的提升，和翻新手段的进步，上述的检测难度不断递增。另一方面，上面已经提到，回收翻新集成电路与新出厂集成电路最大的区别在于，该电路已被使用，即已老化。基于此特征，许多文献提出了识别回收翻新集成电路的测试技术。这些技术主要分为两大类：片上系统设计，数理统计法。经过对现有的技术文献进行检索发现，2014年U.Guin等人在ACMDesignAutomationConference(国际计算机设计自动化会议)上发表了“Low-coston-chipstructuresforcombatingdieandicrecycling(用于识别回收芯片和集成电路的低成本片上结构)”，设计并提出了基于环形振荡器对的片上传感器，一个始终振荡经历老化，另一个仅在检测条件下振荡作为参考，由于老化的影响，两个振荡器的振荡频率差逐渐增大，对其进行一维包络分析，从而区分出回收翻新集成电路。然而，此类传感器的缺点在于，增加了芯片的额外面积和功耗，同时随着工艺不确定性的增大，无法准确识别出仅使用很短时间内的回收翻新集成电路。2012年X.Zhang等人在IEEEInternationalSymposiumonDefectandFaultToleranceinVLSIandNanotechnologySystems(基于超大规模集成电路和纳米技术系统中的缺陷和容错能力国际研讨会)发表了“Path-delayfingerprintingforidentificationofrecoveredics(用于识别回收集成电路的路径时延“指纹”系统)”，提出测量集成电路中关键路径的时延(delay)增量，通过主成分分析法(PCA)划分时延分布，如在新出厂集成电路的时延分布之外，则认定为翻新。然而，随着集成电路尺寸的不断缩小，工艺不确定性影响越来越大，使得老化前后关键路径的时延分布重叠较大，分辨准确度降低。此外，支持向量机(SVM)这一数理统计方法的引用也逐渐提升回收集成电路的分辨率。其中，K.Huang等人在2015年IEEETransactionsonComputer-AidedDesignofIntegratedCircuitsandSystems(国际集成电路和系统的计算机辅助设计期刊)上发表了“Recycledicdetectionbasedonstatisticalmethods(基于数理统计的回收集成电路识别方法)”，提出以静态漏电流(Iddq)、最大工作频率(Fmax)，以及最大工作电压(Vmax)随时间的变化率，H.Dogan等人在2014年在IEEEInternationalSymposiumonDefectandFaultToleranceinVLSIandNanotechnologySystems(基于超大规模集成电路和纳米技术系统中的缺陷和容错能力国际研讨会)上发表了“AginganalysisforrecycledFPGAdetection(基于老化分析的回收FPGA检测方法)”，提出以FPGA中环形振荡器的振荡频率下降百分比，为SVM输入参量，通过参数训练，找到区分边界。虽然上述文献采用了片上测量系统，但受制造不确定性影响大，运行时功耗较大，且涉及大量原始样本进行训练，以及半个小时以上的额外的加速老化，这些都增加了测试成本。
技术实现思路
本专利技术的目的在于提供一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法，以解决现有技术中片上测量系统受制造不确定性影响大，运行时功耗较大，测试成本高等缺陷。本专利技术设计了一种适用于高速集成电路的片上差分时延测量系统，如图1所示，该系统是由时延差分测量模块、控制逻辑模块、非挥发性随机存储器(如Flash)构成，用来监测集成电路中的关键路径。通过调整时延差分测量模块中选择器的“0”和“1”，并观察该模块输出变化，从而获得监测的关键路径的时延长度。同时提出了一种基于该片上差分时延测量系统的回收集成电路识别方法，其测量方法有六个步骤。该方法通过片上时延差分测量模块，精确获得各频繁使用的关键路径的时延变化。并使用机器学习的方法，比较各路径的时延变化分布，最终识别出回收翻新集成电路。本专利技术设计的片上差分时延测量系统测量精度较高、易集成、生产测试成本低、受工艺不确定性影响小，同时本专利技术提出的回收集成电路识别方法具有测试时间短、识别度高等优点，降低回收集成电路对整个集成电路产业链的影响。本专利技术的一种适用于高速集成电路的片上差分时延测量系统，所述集成电路芯片中有大量门电路翻转频繁，会遭受负偏置温度不稳定性(NBTI)及热载流子注入(HCI)效应，即动态老化和静态老化。因此，随着使用时间的增加，对于同一条关键路径，其在回收翻新集成电路中的时延与新出厂的大不相同，因此易测量出时延变化恶劣程度，即时延差；本专利技术一种适用于高速集成电路的片上差分时延测量系统，该差分时延测量系统由时延差分测量模块、控制本文档来自技高网...

【技术保护点】
一种适用于高速集成电路的片上差分时延测量系统，其特征在于：该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器构成；其中，在上述集成电路芯片上的N条关键路径放置N个时延差分测量模块，这N个时延差分测量模块共用一个控制逻辑模块和随机存储器；所述控制逻辑模块，在测量开始前，一些基本的配置参数通过串行或并行的方式写入控制寄存器中；这些配置参数包括测量开始内部复位、使能端EN、BUF_SEL[m‑1:0]信号；在测量开始后，这些配置参数将传递到时延差分测量模块中；所述随机存储器，用来存储测量过程中，代表路径长度状态的控制信号，即n位BUF_SEL[n‑1:0]信号；所述的N个时延差分测量模块的结构是相同的；每个时延差分测量模块由上升沿生成结构、被检测路径时延标志生成结构、差分路径时延调整结构构成；该上升沿生成结构，由一个与非门和一个触发器FF1构成，与非门的输入端为系统复位，和控制逻辑模块输出的控制复位信号共同组成，输出端接入到触发器FF1的置“0”端，同时触发器FF1的输入D端始终接电源端；在测试开始前，先对触发器FF1进行置“0”；在测试模式下，当系统时钟上升沿到来时，触发器FF1自动生成上升沿，进入到差分路径时延调整结构中，最后作为模块内触发器FF2的D输入端；该被检测路径时延标志生成结构，由一个缓冲器和一个异或门构成，连接在关键路径和触发器FF2之间；在测试模式下，当系统时钟上升沿到来时，在关键路径的输出端产生上升沿或下降沿信号，经过被检测路径时延标志生成结构后，生成一个脉冲信号，进入到差分路径时延调整结构中，作为模块内触发器FF2的时钟端；该差分路径时延调整结构，由n个缓冲器对，n个选择器和1个触发器FF2构成；其中缓冲器对为两个不同时延的第一缓冲器和第二缓冲器组成，通过调整选择器的“0”和“1”，可选择不同的缓冲器，从而获得不同差分路径的时延，最后进入的上升沿信号输出到触发器FF2的输入端；最后，n个选择器的选择信号组成n位BUF_SEL[n‑1:0]，作为路径长度状态的控制信号；根据差分时延测量模块设计，当其时延小于关键路径时延时，触发器FF2输出为“1”，而其时延大于关键路径时延时，触发器FF2将输出“0”；在测试过程中，通过输入BUF_SEL[n‑1:0]，单调增加差分时延测量模块时延，在触发器FF2输出由“1”变为“0”时，即表明差分时延测量模块时延与关键路径时延相当；在测量结束后，将每次得到的BUF_SEL[n‑1:0]信号进行储存；最后，比较测量前后存储器中，两个BUF_SEL[n‑1:0]信号中“0”变成“1”的比特数，从而得被测关键路径的时延恶化程度。...

【技术特征摘要】
1.一种适用于高速集成电路的片上差分时延测量系统，其特征在于：该差分时延测量系统由时延差分测量模块、控制逻辑模块、非挥发性随机存储器构成；其中，在上述集成电路芯片上的N条关键路径放置N个时延差分测量模块，这N个时延差分测量模块共用一个控制逻辑模块和随机存储器；所述控制逻辑模块，在测量开始前，一些基本的配置参数通过串行或并行的方式写入控制寄存器中；这些配置参数包括测量开始内部复位、使能端EN、BUF_SEL[m-1:0]信号；在测量开始后，这些配置参数将传递到时延差分测量模块中；所述随机存储器，用来存储测量过程中，代表路径长度状态的控制信号，即n位BUF_SEL[n-1:0]信号；所述的N个时延差分测量模块的结构是相同的；每个时延差分测量模块由上升沿生成结构、被检测路径时延标志生成结构、差分路径时延调整结构构成；该上升沿生成结构，由一个与非门和一个触发器FF1构成，与非门的输入端为系统复位，和控制逻辑模块输出的控制复位信号共同组成，输出端接入到触发器FF1的置“0”端，同时触发器FF1的输入D端始终接电源端；在测试开始前，先对触发器FF1进行置“0”；在测试模式下，当系统时钟上升沿到来时，触发器FF1自动生成上升沿，进入到差分路径时延调整结构中，最后作为模块内触发器FF2的D输入端；该被检测路径时延标志生成结构，由一个缓冲器和一个异或门构成，连接在关键路径和触发器FF2之间；在测试模式下，当系统时钟上升沿到来时，在关键路径的输出端产生上升沿或下降沿信号，经过被检测路径时延标志生成结构后，生成一个脉冲信号，进入到差分路径时延调整结构中，作为模块内触发器FF2的时钟端；该差分路径时延调整结构，由n个缓冲器对，n个选择器和1个触发器FF2构成；其中缓冲器对为两个不同时延的第一缓冲器和第二缓冲器组成，通过调整选择器的“0”和“1”，可选择不同的缓冲器，从而获得不同差分路径的时延，最后进入的上升沿信号输出到触发器FF2的输入端；最后，n个选择器的选择信号组成n位BUF_SEL[n-1:0]，作为路径长度状态的控制信号；根据差分时延测量模块设计，当其时延小于关键路径时延时，触发器FF2输出为“1”，而其时延大于关键路径时延时，触发器FF2将输出“0”；在测试过程中，通过输入BUF_SEL[n-1:0]，单调增加差分时延测量模块时延，在触发器FF2输出由“1”变为“0”时，即表明差分时延测量模块时延与关键路径时延相当；在测量结束后，将每次得到的BUF_SEL[n-1:0]信号进行储存；最后，比较测量前后存储器中...

【专利技术属性】
技术研发人员：王晓晓，焦鹏远，苏东林，陈爱新，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：北京;11