【技术实现步骤摘要】
本专利技术涉及芯片测试，具体涉及一种ate测试机台板间同步校准系统。
技术介绍
1、ate测试机台，全称为automatic test equipment，是用于半导体芯片的功能性测试ate测试机台，全称为automatic test equipment，是用于半导体芯片的功能性测试的设备。它是由大量的测试机能集合在一起，由电脑控制来进行测试。
2、因为ate机台由单个板卡组成，每个板卡都有一定数目的测试通道，由于客户的芯片测试通道数目可能大于单个板卡的测试通道数目，或者芯片的测试通道分别用了不同板卡的site位置，就会存在这样的情况：一个芯片由两个以上的板卡的测试通道进行测试，因此ate测试机台必须保证整个系统的所有子板卡测试通道保持同步，否则会影响芯片测试的时序，而由于smt差异和板间距离不同，不同板卡的pipe时间不是一致的，因此需要对ate测试机台的板卡进行同步校准。
3、ate测试机台板间同步校准方案，一般都是根据机台的设计来进行同步校准。根据ate机台工作精度的不同，具体校准方案也会不同，而且都属于各个公司比较核心的生产资料，很难参考；基于此，本专利技术提供了一种ate测试机台板间同步校准系统
技术实现思路
1、本专利技术的目的在于提供一种ate测试机台板间同步校准系统，解决以下技术问题：
2、一个芯片由两个以上的板卡的测试通道进行测试，因此ate测试机台必须保证整个系统的所有子板卡测试通道保持同步，否则会影响芯片测试的时序，而由于s
3、本专利技术的目的可以通过以下技术方案实现：
4、一种ate测试机台板间同步校准系统，包括控制板卡、若干个子板卡和通讯母板；
5、所述控制板卡用于收集各个子板卡的信息，并统一发送指令至各个子板卡；
6、所述通讯母板用于连接控制板卡和子板卡，进行控制板卡和子板卡之间的通讯传输；
7、每个所述子板卡中包括3组输入信号，2组输出信号，其中输入信号由控制板卡统一下发；
8、所述输入信号分为时钟信号，输入ucode信号和输入misscompare信号；所述时钟信号用来驱动每个子板卡的fpga工作；所述输入ucode信号用于发送全局命令和进行板间校准使用，所述输入misscompare信号用来发送全局匹配失败命令和进行板间校准使用；
9、所述输出信号分为输出ucode信号和输出misscompare信号；所述输出ucode信号用于进行板间校准使用；所述输出misscompare信号用于发送子板卡匹配失败命令和进行板间校准使用。
10、作为本专利技术进一步的方案：所述控制板卡中包括有控制板卡时钟，所述子板卡中包括有子板卡主时钟。
11、作为本专利技术进一步的方案：当对任一子板卡进行校准时，控制板卡下发一个输入ucode信号至子板卡，该输入ucode信号为一个上升沿保持时间是10ns的一个脉冲信号，子板卡的fpga通过控制板卡下发的100mhz时钟信号采集该输入ucode信号。
12、作为本专利技术进一步的方案：所述fpga内部的子板卡主时钟采样包括hold up时间和set up时间。
13、作为本专利技术进一步的方案：基于fpga的iodelay技术，对任一子板卡主时钟进行0ps-64*80ps的相位delay，将所有子板卡主时钟的上升沿移动至满足输入ucode信号的采样hold up时间的位置，使子板卡主时钟与控制板卡时钟之间的通讯信号完成同步。
14、作为本专利技术进一步的方案：所述输入misscompare信号和输入ucode信号走线延迟相同，当输入ucode信号校准完成后，输入misscompare信号同样完成同步。
15、本专利技术的有益效果：
16、本专利技术利用了xilinx fpga的iodelay技术，调整子板卡主时钟的相位，进行64*80ps的一个相位delay，将各个子板卡的主时钟的上升沿移动到满足ucode信号的采样holdup时间的位置上，从而实现控制板卡和子板卡之间的通讯信号同步，提高了系统的稳定性；且输入misscompare信号和输入ucode信号走线延迟相同的设计，实现了输入ucode信号校准完成后，输入misscompare信号的同步，简化了操作流程，提高了工作效率。
本文档来自技高网...【技术保护点】
1.一种ATE测试机台板间同步校准系统，其特征在于，包括控制板卡、若干个子板卡和通讯母板；
2.根据权利要求1所述的一种ATE测试机台板间同步校准系统，其特征在于，所述控制板卡中包括有控制板卡时钟，所述子板卡中包括有子板卡主时钟。
3.根据权利要求2所述的一种ATE测试机台板间同步校准系统，其特征在于，当对任一子板卡进行校准时，控制板卡下发一个输入Ucode信号至子板卡，该输入Ucode信号为一个上升沿保持时间是10ns的一个脉冲信号，子板卡的FPGA通过控制板卡下发的100MHZ时钟信号采集该输入Ucode信号。
4.根据权利要求3所述的一种ATE测试机台板间同步校准系统，其特征在于，所述FPGA内部的子板卡主时钟采样包括hold up时间和set up时间。
5.根据权利要求4所述的一种ATE测试机台板间同步校准系统，其特征在于，基于FPGA的IOdelay技术，对任一子板卡主时钟进行0ps-64*80ps的相位delay，将所有子板卡主时钟的上升沿移动至满足输入Ucode信号的采样hold up时间的位置，使子板卡主时钟与控制
6.根据权利要求5所述的一种ATE测试机台板间同步校准系统，其特征在于，所述输入Misscompare信号和输入Ucode信号走线延迟相同，当输入Ucode信号校准完成后，输入Misscompare信号同样完成同步。
...【技术特征摘要】
1.一种ate测试机台板间同步校准系统，其特征在于，包括控制板卡、若干个子板卡和通讯母板；
2.根据权利要求1所述的一种ate测试机台板间同步校准系统，其特征在于，所述控制板卡中包括有控制板卡时钟，所述子板卡中包括有子板卡主时钟。
3.根据权利要求2所述的一种ate测试机台板间同步校准系统，其特征在于，当对任一子板卡进行校准时，控制板卡下发一个输入ucode信号至子板卡，该输入ucode信号为一个上升沿保持时间是10ns的一个脉冲信号，子板卡的fpga通过控制板卡下发的100mhz时钟信号采集该输入ucode信号。
4.根据权利要求3所述的一种ate测试机台板间同步校准系统，其特征在于...
【专利技术属性】
技术研发人员：张琦，吉润宰，
申请(专利权)人：悦芯科技股份有限公司，
类型：发明
国别省市：
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