【技术实现步骤摘要】
本公开内容是关于晶体管结构和其形成方法。
技术介绍
1、随着半导体技术的发展，对更快的处理系统与更高的效能的需求不断增长。为了满足这些需求，半导体工业不断提高晶体管装置的电流以增加功率转换效率，例如金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，mosfet)。然而，当晶体管装置中掺杂不同导电类型的掺杂剂时，不同的掺杂区域之间容易形成载子稀缺而具有高阻值的空乏区(depletion region)，使得装置的整体阻值增加。为了符合目前半导体领域的发展趋势，须克服上述问题以提升晶体管装置的转换效率。
技术实现思路
1、根据本公开一些实施方式，一种晶体管结构包括半导体堆叠、栅极结构及导电元件。半导体堆叠包括位于基板上方的飘移层、位于飘移层中的第一掺杂区域，及位于飘移层中且邻接第一掺杂区域的空乏区，其中飘移层具有第一导电类型，第一掺杂区域具有第二导电类型。栅极结构位于半导体堆叠上，其中栅极结构覆盖空乏区。导电元件位于空乏区中，其中导电元件包括金属层且金属层的顶表面接触栅极结构的底表面。
2、在一些实施方式中，导电元件与第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。
3、在一些实施方式中，栅极结构包括多个栅极部分，栅极部分之间在第一方向上具有间隔，间隔的宽度小于金属层的顶表面在第一方向上的宽度。
4、在一些实施方式中，导电元件距离半导体堆叠的顶表面具有介于1.6微
5、在一些实施方式中，金属层的顶表面包括接触栅极结构的第一部分和未接触栅极结构的第二部分，第二部分低于栅极结构的底表面。
6、在一些实施方式中，导电元件进一步包括围绕金属层的掺杂层，掺杂层具有第一导电类型，且掺杂层的掺杂浓度大于飘移层的掺杂浓度。
7、在一些实施方式中，掺杂层的厚度介于0.2微米至0.3微米间。
8、在一些实施方式中，掺杂层的掺杂浓度介于1×1018atoms/cm3至1×1020atoms/cm3间。
9、在一些实施方式中，晶体管结构进一步包括位于半导体堆叠上方且邻近栅极结构的源极接触件，及位于半导体堆叠下方的漏极接触件，其中导电元件在漏极接触件上的投影整体重叠于漏极接触件上。
10、在一些实施方式中，晶体管结构进一步包括位于第一掺杂区域中的第二掺杂区域，及位于第一掺杂区域中且邻近第二掺杂区域的第三掺杂区域，其中第二掺杂区域具有第一导电类型，第二掺杂区域的掺杂浓度大于飘移层的掺杂浓度，第三掺杂区域具有第二导电类型，第三掺杂区域的掺杂浓度大于第一掺杂区域的掺杂浓度。
11、根据本公开一些实施方式，一种形成晶体管结构的方法包括提供半导体堆叠，半导体堆叠包括位于基板上方的飘移层、位于飘移层中的第一掺杂区域，及位于飘移层中且邻接第一掺杂区域的空乏区，其中飘移层具有第一导电类型，第一掺杂区域具有第二导电类型。方法还包括在半导体堆叠上方形成覆盖空乏区的栅极结构、执行第一蚀刻工艺以在半导体堆叠的空乏区中形成沟槽，及在沟槽中填充金属层以形成导电元件，其中金属层的顶表面接触栅极结构的底表面。
12、在一些实施方式中，在形成栅极结构之后执行第一蚀刻工艺，第一蚀刻工艺蚀刻栅极结构以形成沟槽上方的开口，开口的宽度小于沟槽的宽度。
13、在一些实施方式中，在沟槽中填充金属层之后，进一步包括执行第二蚀刻工艺以将金属层的顶表面的一部分蚀刻至低于栅极结构的底表面。
14、在一些实施方式中，在执行第一蚀刻工艺之后形成栅极结构，栅极结构的底表面接触金属层的整体的顶表面。
15、在一些实施方式中，方法进一步包括在执行第一蚀刻工艺之前，对飘移层执行离子注入工艺以在空乏区中形成掺杂层，及执行第一蚀刻工艺以在空乏区的掺杂层中形成沟槽。
16、在一些实施方式中，掺杂层距离半导体堆叠的顶表面具有深度介于1.6微米至2.4微米间。
17、在一些实施方式中，方法进一步包括在执行第一蚀刻工艺之后，对飘移层执行离子注入工艺以沿着沟槽形成掺杂层，其中掺杂层的厚度介于0.2微米至0.3微米间。
18、在一些实施方式中，掺杂层与第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。
19、在一些实施方式中，执行离子注入工艺包括使用具有第一导电类型的掺杂剂掺杂飘移层，离子注入工艺的掺杂浓度介于1×1018atoms/cm3至1×1020atoms/cm3间。
20、在一些实施方式中，方法进一步包括在执行离子注入工艺之后，执行退火温度介于1400℃至1800℃间的退火工艺。
21、根据本公开上述实施方式，由于本公开的晶体管结构包括位于半导体堆叠的空乏区中的导电元件，且导电元件中的金属层的顶表面接触栅极结构的底表面，因此可使得流经空乏区的导电路径上的阻值降低，从而改善晶体管结构的效能表现。
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1.一种晶体管结构，其特征在于，包括：
2.如权利要求1所述的晶体管结构，其中该导电元件与该第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。
3.如权利要求1所述的晶体管结构，其中该栅极结构包括多个栅极部分，所述多个栅极部分之间在第一方向上具有间隔，该间隔的宽度小于该金属层的该顶表面在该第一方向上的宽度。
4.如权利要求1所述的晶体管结构，其中该导电元件距离该半导体堆叠的顶表面具有介于1.6微米至2.4微米间的深度。
5.如权利要求1所述的晶体管结构，其中该金属层的该顶表面包括接触该栅极结构的第一部分和未接触该栅极结构的第二部分，该第二部分低于该栅极结构的该底表面。
6.如权利要求1所述的晶体管结构，其中该导电元件进一步包括围绕该金属层的掺杂层，该掺杂层具有该第一导电类型，且该掺杂层的掺杂浓度大于该飘移层的掺杂浓度。
7.如权利要求6所述的晶体管结构，其中该掺杂层的厚度介于0.2微米至0.3微米间。
8.如权利要求6所述的晶体管结构，其中该掺杂层的该掺杂浓度介于1×1018atoms/cm
9.如权利要求1所述的晶体管结构，其中进一步包括：
10.如权利要求1所述的晶体管结构，其中进一步包括：
11.一种形成晶体管结构的方法，其特征在于，包括：
12.如权利要求11所述的方法，其中在形成该栅极结构之后执行该第一蚀刻工艺，该第一蚀刻工艺蚀刻该栅极结构以形成该沟槽上方的开口，该开口的宽度小于该沟槽的宽度。
13.如权利要求11所述的方法，其中在该沟槽中填充该金属层之后，进一步包括执行第二蚀刻工艺以将该金属层的该顶表面的部分蚀刻至低于该栅极结构的该底表面。
14.如权利要求11所述的方法，其中在执行该第一蚀刻工艺之后形成该栅极结构，该栅极结构的该底表面接触该金属层的整体的该顶表面。
15.如权利要求11所述的方法，其中进一步包括：
16.如权利要求15所述的方法，其中该掺杂层距离该半导体堆叠的顶表面具有深度介于1.6微米至2.4微米间。
17.如权利要求11所述的方法，其中进一步包括：
18.如权利要求15或17任一项所述的方法，其中该掺杂层与该第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。
19.如权利要求15或17任一项所述的方法，其中执行该离子注入工艺包括使用具有该第一导电类型的掺杂剂掺杂该飘移层，该离子注入工艺的掺杂浓度介于1×1018atoms/cm3至1×1020atoms/cm3间。
20.如权利要求15或17任一项所述的方法，其中进一步包括：
...【技术特征摘要】
1.一种晶体管结构，其特征在于，包括：
2.如权利要求1所述的晶体管结构，其中该导电元件与该第一掺杂区域之间的最小距离介于0.4微米至0.6微米间。
3.如权利要求1所述的晶体管结构，其中该栅极结构包括多个栅极部分，所述多个栅极部分之间在第一方向上具有间隔，该间隔的宽度小于该金属层的该顶表面在该第一方向上的宽度。
4.如权利要求1所述的晶体管结构，其中该导电元件距离该半导体堆叠的顶表面具有介于1.6微米至2.4微米间的深度。
5.如权利要求1所述的晶体管结构，其中该金属层的该顶表面包括接触该栅极结构的第一部分和未接触该栅极结构的第二部分，该第二部分低于该栅极结构的该底表面。
6.如权利要求1所述的晶体管结构，其中该导电元件进一步包括围绕该金属层的掺杂层，该掺杂层具有该第一导电类型，且该掺杂层的掺杂浓度大于该飘移层的掺杂浓度。
7.如权利要求6所述的晶体管结构，其中该掺杂层的厚度介于0.2微米至0.3微米间。
8.如权利要求6所述的晶体管结构，其中该掺杂层的该掺杂浓度介于1×1018atoms/cm3至1×1020atoms/cm3间。
9.如权利要求1所述的晶体管结构，其中进一步包括：
10.如权利要求1所述的晶体管结构，其中进一步包括：
11.一种...
【专利技术属性】
技术研发人员：陈彦儒，
申请(专利权)人：鸿扬半导体股份有限公司，
类型：发明
国别省市：
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