半导体装置与其制造方法制造方法及图纸

形成半导体装置的方法包含形成光阻于基板上。以光阻为遮罩，形成P型重掺杂区域于基板中。形成牺牲层于基板上并覆盖P型重掺杂区域。执行第一湿蚀刻工艺以图案化牺牲层，使得牺牲层侧壁在P型重掺杂区域内侧的基板上。以牺牲层为遮罩，形成N型重掺杂区域于基板中，N型重掺杂区域相邻P型重掺杂区域。执行第二湿蚀刻工艺以内缩牺牲层至N型重掺杂区域内侧的基板。以牺牲层为遮罩，形成P型轻掺杂区域于基板中，P型轻掺杂区域相邻N型重掺杂区域且接触P型重掺杂区域与N型重掺杂区域的底部。移除牺牲层。本方法可降低半导体装置的阻抗。本方法可降低半导体装置的阻抗。本方法可降低半导体装置的阻抗。

【技术实现步骤摘要】
半导体装置与其制造方法


[0001]本专利技术的一些实施方式是关于半导体装置与其制造方法。

技术介绍

[0002]碳化硅功率晶体管具有高阻隔电压、低导通电阻、高热传导性的特性，使得碳化硅功率晶体管越来越受重视。其中，碳化硅功率晶体管的阻抗可由晶体管中的不同元件的阻抗组成，例如触点、通道、栅极、磊晶层、基板的阻抗。其中，通道的阻抗值占了碳化硅功率晶体管中的阻抗值的一大部分。

技术实现思路

[0003]本专利技术的一些实施方式提供一种形成半导体装置的方法，包含形成光阻层于基板上。以光阻层为遮罩，形成P型重掺杂区域于基板中。形成牺牲层于基板上，并覆盖P型重掺杂区域。执行第一湿式蚀刻工艺以图案化牺牲层，使得牺牲层的侧壁位于P型重掺杂区域内侧的基板上。以牺牲层为遮罩，形成N型重掺杂区域于基板中，N型重掺杂区域相邻P型重掺杂区域。执行第二湿式蚀刻工艺以内缩牺牲层的侧壁至N型重掺杂区域内侧的基板。以牺牲层为遮罩，形成P型轻掺杂区域于基板中，P型轻掺杂区域相邻N型重掺杂区域，且接触P型重掺杂区域的底部与N型重掺杂区域的底部。移除牺牲层。
[0004]在一些实施方式中，执行第二湿式蚀刻工艺时，根据牺牲层的侧壁的内缩程度以控制第二湿式蚀刻工艺的时间。
[0005]在一些实施方式中，形成牺牲层于基板上包含形成第一介电层于基板上。形成第二介电层于第一介电层上，第二介电层与第一介电层由不同材料制成。
[0006]在一些实施方式中，执行第一湿式蚀刻工艺以内缩牺牲层的侧壁包含退缩第二介电层的侧壁至P型重掺杂区域内侧的基板上方。
[0007]在一些实施方式中，形成P型轻掺杂区域时，掺杂剂穿过第一介电层植入至基板中。
[0008]在一些实施方式中，方法还包含形成介电层于基板上。形成导电层于介电层上。
[0009]在一些实施方式中，方法还包含图案化介电层与导电层以形成栅极介电层与栅极层于基板上，其中栅极介电层接触N型重掺杂区域。
[0010]在一些实施方式中，方法还包含在移除牺牲层之后，对P型轻掺杂区域、N型重掺杂区域与P型重掺杂区域执行退火工艺。
[0011]本专利技术的一些实施方式提供一种半导体装置，包含基板、P型重掺杂区域、N型重掺杂区域、P型轻掺杂区域、栅极介电层与栅极层。P型重掺杂区域在基板中。N型重掺杂区域在基板中且相邻P型重掺杂区域。P型轻掺杂区域在基板中且包覆P型重掺杂区域与N型重掺杂区域。栅极介电层覆盖部分的P型轻掺杂区域。栅极层在栅极介电层上。
[0012]在一些实施方式中，P型轻掺杂区域包含通道区域，通道区域相邻N型重掺杂区域，且通道区域的宽度为200纳米至2000纳米。
[0013]综上所述，可控制牺牲层内缩的程度来控制P型轻掺杂区域的通道区域的长度，以定义出精确的通道区域的长度，进一步降低半导体装置的阻抗。
附图说明
[0014]图1至图12绘示本专利技术的一些实施方式中的半导体装置工艺的中间阶段的横截面视图。
具体实施方式
[0015]本专利技术的一些实施方式是关于降低半导体装置(例如晶体管)的阻抗的方法。可通过准确控制湿式蚀刻工艺的时间来精确定义出半导体装置的通道长度。因此，可准确定义出通道长度的极限值来降低半导体装置的阻抗。
[0016]图1至图12绘示本专利技术的一些实施方式中的半导体装置工艺的中间阶段的横截面视图。参考图1，形成光阻层PR于基板110上。具体而言，基板110包含重度掺杂层112与在重度掺杂层112上的磊晶层114。基板110可由任何适合的材料制成，在一些实施方式中，基板110由碳化硅制成。重度掺杂层112与磊晶层114可借由对基板110执行磊晶工艺来形成。重度掺杂层112与磊晶层114可包含相同导电形态(如同为N型或同为P型)的离子掺杂物，且重度掺杂层112的载流子浓度高于磊晶层114的离子浓度。在一些实施方式中，重度掺杂层112与磊晶层114都为N型掺杂区。接着，在基板110上形成光阻层PR，且光阻层PR暴露出基板110的一部分。
[0017]参考图2，以光阻层PR为遮罩，形成P型重掺杂区域116于基板110中。具体而言，可对基板110执行P型重掺杂植入，以形成P型重掺杂区域116于基板110中。P型重掺杂区域116的边界可实质上与光阻层PR的侧壁对齐。在执行P型重掺杂植入之后，移除在基板110上的光阻层PR。在一些实施方式中，P型重掺杂区域116的掺杂浓度高于磊晶层114的掺杂浓度。
[0018]参考图3，移除光阻层PR后，形成牺牲层120于基板110上，并覆盖P型重掺杂区域116。在一些实施方式中，可借由灰化(ashing)、蚀刻等方式来移除光阻层PR。在一些实施方式中，牺牲层120可为多层的牺牲层。举例而言，形成牺牲层120于基板110上包含形成第一介电层122于基板110上，并形成第二介电层124于第一介电层122上，第二介电层124与第一介电层122由不同材料制成。在一些实施方式中，第一介电层122由氧化物(如二氧化硅)制成，而第二介电层124由氮化物(如氮化硅)制成。应注意，虽然图3绘示牺牲层120为多层的牺牲层，在一些实施方式中，牺牲层120可为单层的牺牲层，例如牺牲层120可为二氧化硅层或氮化硅层。在一些实施方式中，第二介电层124的厚度大于第一介电层122的厚度。
[0019]参考图4，执行第一湿式蚀刻工艺以图案化牺牲层120的侧壁至P型重掺杂区域116内侧的基板110。具体而言，当牺牲层120包含第一介电层122与第二介电层124时，可使用对第二介电层124有高蚀刻选择比的湿蚀刻剂。亦即，可选择容易蚀刻第二介电层124而不容易蚀刻第一介电层122与基板110的湿蚀刻剂，以暴露出下方的第一介电层122，且第二介电层124于基板110的垂直投影未覆盖P型重掺杂区域116。第二介电层124于基板110的垂直投影与P型重掺杂区域116之间具有距离。在此实施方式中，第一介电层122仍在原位且未被蚀刻。当第一介电层122为二氧化硅，第二介电层124为氮化硅时，湿蚀刻剂可为热磷酸。由于湿蚀刻剂实质上不会蚀刻基板110，因此基板110上的掺杂区(例如P型重掺杂区域116)不会
被损害，因此也降低湿蚀刻剂对半导体装置的影响。
[0020]当牺牲层120为单层时，可使用对牺牲层120有高蚀刻选择比的湿蚀刻剂。亦即，可选择容易蚀刻牺牲层120而不容易蚀刻基板110的湿蚀刻剂以蚀刻牺牲层120，而暴露出下方的基板110，且牺牲层120未覆盖P型重掺杂区域116。牺牲层120于基板110的垂直投影与P型重掺杂区域116之间具有距离。在一些实施方式中，当牺牲层120为二氧化硅时，湿蚀刻剂可为氢氟酸，当牺牲层120为氮化硅时，湿蚀刻剂可为热磷酸。由于湿蚀刻剂实质上不会蚀刻基板110，因此基板110上的掺杂区(例如P型重掺杂区域116)不会被损害，因此也降低湿蚀刻剂对半导体装置的影响。
[0021]参考图5，以牺牲层120为遮罩，形成N型重掺杂区域118于基板110中，N型重掺杂区域1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体装置的方法，其特征在于，包含：形成光阻层于基板上；以该光阻层为遮罩，形成P型重掺杂区域于该基板中；形成牺牲层于该基板上，并覆盖该P型重掺杂区域；执行第一湿式蚀刻工艺以图案化该牺牲层，使得该牺牲层的侧壁位于该P型重掺杂区域内侧的该基板上；以该牺牲层为遮罩，形成N型重掺杂区域于该基板中，该N型重掺杂区域相邻该P型重掺杂区域；执行第二湿式蚀刻工艺以内缩该牺牲层的该侧壁至该N型重掺杂区域内侧的该基板；以该牺牲层为遮罩，形成P型轻掺杂区域于该基板中，该P型轻掺杂区域相邻该N型重掺杂区域，且接触该P型重掺杂区域的底部与该N型重掺杂区域的底部；以及移除该牺牲层。2.根据权利要求1所述的方法，其特征在于，执行该第二湿式蚀刻工艺时，根据该牺牲层的该侧壁的内缩程度以控制该第二湿式蚀刻工艺的时间。3.根据权利要求1所述的方法，其特征在于，形成该牺牲层于该基板上包含：形成第一介电层于该基板上；以及形成第二介电层于该第一介电层上，该第二介电层与该第一介电层由不同材料制成。4.根据权利要求3所述的方法，其特征在于，执行该第一湿式蚀刻工艺以内缩该牺牲层的该侧壁包含：退缩该第二介电...

【专利技术属性】
技术研发人员：萧逸楷，徐閺正，蒋光浩，郭浩中，
申请(专利权)人：鸿扬半导体股份有限公司，
类型：发明
国别省市：