一种薄层ＳＯＩ复合功率器件制造技术

一种薄层ＳＯＩ复合功率器件，属于半导体功率器件技术领域。本发明专利技术在单片ＳＯＩ衬底上至少集成了一个高压ＰＭＯＳ器件、一个高压ＮＭＯＳ器件和一个低压ＣＭＯＳ晶体管。所述高压ＰＭＯＳ器件和高压ＮＭＯＳ器件表面具有在宽度方向上交错排列的ｐ型杂质表面低阻区和ｎ型杂质表面低阻区，所述ｐ、ｎ型杂质表面低阻区下具有有线性变掺杂的ｎ型杂质漂移区。本发明专利技术提供的薄层ＳＯＩ复合功率器件中，高压ＰＭＯＳ器件和高压ＮＭＯＳ器件具有相似的拓扑结构，其耐压区同为ｎ型杂质漂移区和对电阻起决定性作用的ｐ、ｎ型杂质表面低阻区，可实现低导通电阻与高器件耐压的良好匹配，满足高压电平位移单元对于高压器件的需求。本发明专利技术易于实现高压集成电路中高压ＮＭＯＳ器件与高压ＰＭＯＳ器件的匹配，尤其适用于２００～８００Ｖ高压集成电路中。

【技术实现步骤摘要】

本专利技术属于半导体功率器件
，具体涉及一种薄层SOI器件。
技术介绍
高压功率集成电路是指将高压功率器件与信号处理系统及外围接口电路、保护电 路、检测诊断电路等集成在同一芯片的集成电路，最简单的单元电路包括电平位移电路和 驱动电路，其作用是将微处理器的逻辑信号电平转换成足以驱动负载的电压或电流信号。 要将高压功率器件和低压控制电路单片集成，隔离技术是基础，高低压兼容工艺是关键，可 集成的高压功率器件是核心。文 献(I)Ming Qiao, Bo Zhang, Zhiqiang Xiao, Jian Fang, Zhaoji Li. High—Voltage TechnologyBased on Thin Layer SOI for Driving Plasma Display Panels. Proceedings of 2008 InternationalSymposium on Power Semiconductor Devices and ICs，pp. 52_55.报道了一种采用薄层SOI和介质隔离技术的薄层SOI高压功 率集成技术，其主要应用于PDP寻址高压驱动集成电路中，采用2 μ m埋氧层和1 μ m顶层硅 m SOI (Silicon-On-Insulator)材料，如图1所示。其中1是ρ型衬底，2是埋氧层，19为 SOI层；31-33为ρ型杂质阱区，31、33形成器件沟道区，32形成高压pLDMOS漏极缓冲区； 41-43为η型杂质阱区，41、42形成器件沟道区，43形成高压nLDMOS漏极缓冲区；51-54为 η型杂质重掺杂区；61-64为ρ型杂质重掺杂区；71为ρ型漂移区，72为η型漂移区；81-83 为多晶硅栅电极区；10为场氧化层；12为栅氧化层；13为ρ型杂质场区；14为介质隔离槽 区。所述工艺的PLDMOS器件耐压很难超过300V，在器件耐压时，源极为高电位，其耗尽层从 源极η型杂质阱区42与ρ型漂移区71的PN结边界开始耗尽。由于耗尽层从高电位PN结 边界开始，使得η型杂质阱区42与ρ型漂移区71ΡΝ结处产生较大电场尖峰，使得表面场分 布为源极PN结处的单一电场峰值分布。图2利用二维数值仿真软件SILVAC0给出了上述 器件击穿时的等势线图，器件SOI层19为1. 5 μ m、埋氧层2为3 μ m、器件ρ型漂移区71掺 杂浓度为5el5/cm3、漂移区长为20μπι。当源极为高电平时，耗尽层从源极PN结(p-drift/ n-well结)开始向两端耗尽，最终使得A点电场过大导致器件击穿。图上可以清楚表明，虽 然漂移区浓度很小，漂移区也尚未完全耗尽，20 μ m漂移区仅达到了 220V的击穿电压。图3 给出了上述器件击穿时碰撞电离率的分布，在源端η型杂质阱区42与ρ型漂移区71的冶 金结处产生较多的电子空穴对，最终使器件击穿。
技术实现思路
本专利技术要解决的技术问题在于，针对现有常规薄层SOI器件中电平位移单元工作 电压受到高压PMOS耐压限制，且高压NMOS导通电阻较大的问题，提供一种薄层SOI复合功 率器件，实现高压PMOS与NMOS的高击穿电压和低导通电阻的良好匹配。本专利技术解决其技术问题所采用的技术方案是一种薄层SOI复合功率器件，如图4所示，包括自下而上的衬底、埋氧层、SOI层；所述SOI层中至少集成了一个高压NMOS器件(HV-NMOS)、一个高压PMOS器件(HV-PMOS) 和一个低压CMOS (LV-CMOS)晶体管；所述埋氧层厚度为1 μ m 5 μ m ；所述SOI层厚度为 0. 5 μ m 3 μ m。所述SOI层进一步包括ρ型杂质第一、第二、第三阱区，分别作为低压CMOS晶体管中NMOS管的ρ阱区、高 压NMOS器件的源极ρ阱区和高压PMOS器件的漏极ρ型缓冲层；η型杂质第一、第二、第三阱区，分别作为压CMOS晶体管中PMOS管的η阱区、高压 NMOS器件的漏极η型缓冲层和高压PMOS器件的源极η阱区；所述P型杂质第一、第二、第三阱区和η型杂质第一、第二、第三阱区与埋氧层相 连；η型杂质漂移区，作为高压NMOS器件和高压PMOS器件的漂移区；所述η型杂质漂移区位于埋氧层与ρ型杂质表面低阻区与η型杂质表面低阻区之 间；所述η型杂质漂移区沿着长度方向(图4所示X方向)变化其浓度线性增加高压NMOS 器件的η型杂质漂移区浓度从源极向漏极(图4所示从左向右)线性增加，高压PMOS器件 的η型杂质漂移区浓度从漏极向源极(图4所示从右向左)线性增加；所述η型杂质漂移 区剂量变化梯度为0. 5Ε11 5Ε11αιΓ2/μπι ；ρ型杂质表面低阻区，位于高压NMOS器件与高压PMOS器件的η型杂质漂移区上 方，为高压PMOS器件提供低导通电阻通道；η型杂质表面低阻区，位于高压NMOS器件与高压PMOS器件的η型杂质漂移区上 方，为高压NMOS器件提供低导通电阻通道；所述P型杂质表面低阻区与η型杂质表面低阻区在宽度方向上(图4所示Z方向) 交错并排，宽度为0. 3 μ m 5 μ m ；所述ρ型杂质表面低阻区与η型杂质表面低阻区在长度 方向上(图4所示X方向)的两端分别与ρ型杂质第二、第三阱区和η型杂质第二、第三阱 区相接；所述P型杂质表面低阻区与η型杂质表面低阻区的深度(图4所示Y方向上)小于 SOI层的厚度；所述ρ型杂质表面低阻区与η型杂质表面低阻区的掺杂浓度为lE16cm_3 5E17cnT3 ；若干ρ型杂质重掺杂区和η型杂质重掺杂区，用于半导体与金属电极之间形成良 好的欧姆接触。所述SOI复合功率器件还包括介质隔离槽区，用于高压器件间的隔离，以及高压器件与低压器件之间的隔离；低压介质隔离区，用于低压CMOS晶体管相互之间的隔离；栅氧化层，位于低压CMOS晶体管、高压NMOS器件和高压PMOS器件的多晶硅删电 极区和SOI层之间；多晶硅栅电极区，位于低压CMOS晶体管、高压NMOS器件和高压PMOS器件的栅氧化层表面。本专利技术的有益效果是本专利技术提供的薄层SOI复合功率器件中，高压PMOS器件与高压NMOS器件耐压机 理相同，在相同漂移区长度情况下，可实现击穿电压的良好匹配，非常适合于电平位移单元 等高压集成电路中的应用。所述高压PMOS器件，当源极为高电平时，其从漏极ρ型杂质阱区、P型杂质表面低阻区与η型杂质漂移区、η型杂质表面低阻区、源极η型杂质阱区构成 的PN结开始耗尽，使得漂移区可以全部耗尽。而图1中常规SOI PMOS器件从源极η型杂 质阱(即沟道区)与P型杂质漂移区PN结处开始耗尽，当ρ型杂质漂移区浓度非常低时， 漂移区才有可能全耗尽，且同等漂移区长度下，器件的耐压低于本专利技术提供的薄层SOI复 合功率器件中高压PMOS器件耐压。而过低的漂移区浓度，使得器件的导通电阻较大。本发 明提供的薄层SOI复合功率器件，尤其适合应用于200 800V高压集成电路中。附图说明下面将结合附图及实施例对本专利技术作进一步说明，附图中图1是常规薄层SOI技术所集成的SOI器件剖视图。图2是常规薄层SOI技术所集成的HV-PMOS器件击穿时电势分布图。图3是常规薄层SOI技术所集成的HV-PMOS器件击穿时碰撞电离率的分布图。图4是本专利技术提供的的薄层SOI复本文档来自技高网...

【技术保护点】
一种薄层ＳＯＩ复合功率器件，包括自下而上的衬底、埋氧层、ＳＯＩ层；所述ＳＯＩ层中至少集成了一个高压ＮＭＯＳ器件、一个高压ＰＭＯＳ器件和一个低压ＣＭＯＳ晶体管；所述埋氧层厚度为１μｍ～５μｍ；所述ＳＯＩ层厚度为０．５μｍ～３μｍ；所述ＳＯＩ层进一步包括：ｐ型杂质第一、第二、第三阱区，分别作为低压ＣＭＯＳ晶体管中ＮＭＯＳ管的ｐ阱区、高压ＮＭＯＳ器件的源极ｐ阱区和高压ＰＭＯＳ器件的漏极ｐ型缓冲层；ｎ型杂质第一、第二、第三阱区，分别作为压ＣＭＯＳ晶体管中ＰＭＯＳ管的ｎ阱区、高压ＮＭＯＳ器件的漏极ｎ型缓冲层和高压ＰＭＯＳ器件的源极ｎ阱区；所述ｐ型杂质第一、第二、第三阱区和ｎ型杂质第一、第二、第三阱区与埋氧层相连；ｎ型杂质漂移区，作为高压ＮＭＯＳ器件和高压ＰＭＯＳ器件的漂移区；所述ｎ型杂质漂移区位于埋氧层与ｐ型杂质表面低阻区与ｎ型杂质表面低阻区之间；所述ｎ型杂质漂移区沿着长度方向变化其浓度线性增加：高压ＮＭＯＳ器件的ｎ型杂质漂移区浓度从源极向漏极线性增加，高压ＰＭＯＳ器件的ｎ型杂质漂移区浓度从漏极向源极线性增加；所述ｎ型杂质漂移区剂量变化梯度为０．５Ｅ１１～５Ｅ１１ｃｍ↑［－２］／μｍ；ｐ型杂质表面低阻区，位于高压ＮＭＯＳ器件与高压ＰＭＯＳ器件的ｎ型杂质漂移区上方，为高压ＰＭＯＳ器件提供低导通电阻通道；ｎ型杂质表面低阻区，位于高压ＮＭＯＳ器件与高压ＰＭＯＳ器件的ｎ型杂质漂移区上方，为高压ＮＭＯＳ器件提供低导通电阻通道；所述ｐ型杂质表面低阻区与ｎ型杂质表面低阻区在宽度方向上交错并排，宽度为０．３μｍ～５μｍ；所述ｐ型杂质表面低阻区与ｎ型杂质表面低阻区在长度方向上的两端分别与ｐ型杂质第二、第三阱区和ｎ型杂质第二、第三阱区相接；所述ｐ型杂质表面低阻区与ｎ型杂质表面低阻区的深度小于ＳＯＩ层的厚度；所述ｐ型杂质表面低阻区与ｎ型杂质表面低阻区的掺杂浓度为１Ｅ１６ｃｍ↑［－３］～５Ｅ１７ｃｍ↑［－３］；若干ｐ型杂质重掺杂区和ｎ型杂质重掺杂区，用于半导体与金属电极之间形成良好的欧姆接触；所述ＳＯＩ复合功率器件还包括：介质隔离槽区，用于高压器件间的隔离，以及高压器件与低压器件之间的隔离；低压介质隔离区，用于低压ＣＭＯＳ晶体管相互之间的隔离；栅氧化层，位于低压ＣＭＯＳ晶体管、高压ＮＭＯＳ器件和高压ＰＭＯＳ器件的多晶硅删电极区和ＳＯＩ层之间；多晶硅栅电极区，位于低压ＣＭＯＳ晶体管、高压ＮＭＯＳ器件和高压ＰＭＯＳ器件的栅氧化层表面。...

【技术特征摘要】
一种薄层SOI复合功率器件，包括自下而上的衬底、埋氧层、SOI层；所述SOI层中至少集成了一个高压NMOS器件、一个高压PMOS器件和一个低压CMOS晶体管；所述埋氧层厚度为1μm～5μm；所述SOI层厚度为0.5μm～3μm；所述SOI层进一步包括p型杂质第一、第二、第三阱区，分别作为低压CMOS晶体管中NMOS管的p阱区、高压NMOS器件的源极p阱区和高压PMOS器件的漏极p型缓冲层；n型杂质第一、第二、第三阱区，分别作为压CMOS晶体管中PMOS管的n阱区、高压NMOS器件的漏极n型缓冲层和高压PMOS器件的源极n阱区；所述p型杂质第一、第二、第三阱区和n型杂质第一、第二、第三阱区与埋氧层相连；n型杂质漂移区，作为高压NMOS器件和高压PMOS器件的漂移区；所述n型杂质漂移区位于埋氧层与p型杂质表面低阻区与n型杂质表面低阻区之间；所述n型杂质漂移区沿着长度方向变化其浓度线性增加高压NMOS器件的n型杂质漂移区浓度从源极向漏极线性增加，高压PMOS器件的n型杂质漂移区浓度从漏极向源极线性增加；所述n型杂质漂移区剂量变化梯度为0.5E11～5E11cm 2/μm；p型杂质表面低阻区，位于...

【专利技术属性】
技术研发人员：乔明，罗波，赵远远，胡曦，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90[]