【技术实现步骤摘要】
本公开涉及半导体，特别是涉及一种半导体器件及其制备方法。
技术介绍
1、绝缘栅双极型晶体管（insulated gate bipolar transistor，igbt）是一种功率半导体器件，它结合了金属氧化物场效应晶体管（mosfet）和双极型晶体管（bjt）的特性。igbt通常用于功率放大、电力转换和控制应用，因为它具有高输入阻抗和可控制的导通能力，同时能够处理高功率电流。这使得它成为电力电子领域中的重要器件，用于驱动电机、变频器、逆变器和其他高功率应用。
2、超结igbt结构要求电荷平衡以维持器件性能。为实现更高的耐压要求，需要超结柱区具有高的深宽比。目前的超结igbt和半超结igbt结构中，超结区的p柱宽度为等宽。所以若p柱区过于宽，将导致在关断过程的末期电流下降速度急剧加快，进而在电路电感中引发电压过冲；反之，如果p柱区过于狭窄，将导致关断的初期电流下降速度过慢，从而增加关断损耗。
技术实现思路
1、基于此，有必要针对上述
技术介绍
中的技术问题，提供一种半导体器件及其制备方法，提高器件的耐压能力，减小关断损耗，消除器件关断的二次电压过冲问题，减小工艺制造难度及成本。
2、为实现上述目的及其他目的，本公开的第一方面提供了一种半导体器件，包括沿垂直衬底的第一方向依次层叠的衬底、第一外延层及第二外延层；第一外延层内包括沿平行衬底的第二方向交替排布且导电类型不同的第一半导体柱及第二半导体柱；第一半导体柱的目标尺寸小于第二半导体柱的目标尺寸；第二外延层内包括沿
3、上述实施例中的半导体器件，包括沿垂直衬底的第一方向依次层叠的衬底、第一外延层及第二外延层；通过设置第一外延层内包括沿平行衬底的第二方向交替排布且导电类型不同的第一半导体柱及第二半导体柱；第一半导体柱的目标尺寸小于第二半导体柱的目标尺寸，减缓反向关断末期时少数载流子空穴的排除速度，实现关断末期电流的缓慢下降；通过设置第二外延层内包括沿第二方向交替排布且导电类型不同的第三半导体柱及第四半导体柱，第三半导体柱的目标尺寸大于第四半导体柱的目标尺寸，第三半导体柱位于第一半导体柱的正上方且二者的导电类型相同，目标尺寸为沿第二方向的尺寸，在器件反向关断初期加快非平衡少数载流子空穴的排除速度，实现关断初期电流的快速下降。目前相关半导体器件，超结柱区p柱的宽度为等宽，为实现更高的耐压要求，需要超结柱区具有高的深宽比。然而，在高压igbt芯片中，耐压层较厚，无论采用刻蚀外延或多次外延注入工艺，都难以在高的深宽比情况下实现电荷平衡，同时制备成本显著增加。本公开实施例中的半导体器件，通过在第一外延层内设置沿平行衬底的第二方向交替排布且导电类型不同的第一半导体柱及第二半导体柱；第一半导体柱的目标尺寸小于第二半导体柱的目标尺寸，在第二外延层内设置沿第二方向交替排布且导电类型不同的第三半导体柱及第四半导体柱，并设置第三半导体柱的目标尺寸大于第四半导体柱的目标尺寸，实现器件关断初期电流的快速下降和关断末期电流的缓慢下降，减小器件反向关断损耗同时避免器件出现二次电压过冲问题，提高期间的耐压能力，减小工艺的难度和成本。
4、在其中一个实施例中，半导体器件还包括沿第一方向背离第二外延层的方向依次层叠的第三外延层、隔离层及发射极；第三外延层内包括沿第二方向交替排布的体区、沟槽栅极；体区与第一半导体柱的导电类型相同；发射极经由贯穿隔离层的导电插塞与导电插塞正下方的体区电连接。通过设置体区和沟槽栅极提高器件的耐压能力。
5、在其中一个实施例中，第三半导体柱的目标尺寸还大于第一半导体柱的目标尺寸；体区的底面高于沟槽栅极的底面且顶面低于沟槽栅极的顶面；沟槽栅极的底面高于第一半导体柱的顶面；半导体器件还包括掺杂区，掺杂区位于沿第二方向相邻的沟槽栅极之间且位于体区的正上方；掺杂区与体区的导电类型不同；其中，导电插塞沿第一方向贯穿掺杂区，并延伸至导电插塞正下方的体区。
6、在其中一个实施例中，沟槽栅极包括沟槽、栅介质层和栅导电层，沟槽经由第三外延层的顶面沿第一方向延伸至第三外延层内；沟槽的底面高于第一半导体柱的顶面；栅介质层覆盖沟槽的内表面；栅导电层覆盖栅介质层的裸露表面并填满沟槽。
7、在其中一个实施例中，导电插塞与掺杂区一对一设置；导电插塞贯穿其正下方的掺杂区的中部。
8、在其中一个实施例中，第一半导体柱在衬底的顶面的正投影，位于第三半导体柱在衬底的顶面的正投影以内。
9、在其中一个实施例中，第一半导体柱的平行于第二方向的纵截面呈圆角矩形。
10、在其中一个实施例中，第一半导体柱的顶面与第三半导体柱的底面电连接。
11、本公开的第二方面提供了一种半导体器件制备方法，包括：
12、提供衬底；
13、于衬底上形成沿垂直衬底的第一方向依次层叠的第一外延层、第二外延层；第一外延层内包括沿平行衬底的第二方向交替排布且导电类型不同的第一半导体柱及第二半导体柱；第一半导体柱的目标尺寸小于第二半导体柱的目标尺寸；第二外延层内包括沿第二方向交替排布且导电类型不同的第三半导体柱及第四半导体柱，第三半导体柱的目标尺寸大于第四半导体柱的目标尺寸；第三半导体柱位于第一半导体柱的正上方且二者的导电类型相同；目标尺寸为沿第二方向的尺寸。
14、上述实施例中的半导体器件制备方法，提供衬底之后，于衬底上形成沿垂直衬底的第一方向依次层叠的第一外延层、第二外延层；通过在第一外延层内形成沿平行衬底的第二方向交替排布且导电类型不同的第一半导体柱及第二半导体柱，并设置第一半导体柱的目标尺寸小于第二半导体柱的目标尺寸，减缓反向关断末期时少数载流子空穴的排除速度，实现关断末期电流的缓慢下降；通过在第二外延层内形成沿第二方向交替排布且导电类型不同的第三半导体柱及第四半导体柱，并设置第三半导体柱的目标尺寸大于第四半导体柱的目标尺寸；第三半导体柱位于第一半导体柱的正上方且二者的导电类型相同，目标尺寸为沿第二方向的尺寸，在器件反向关断初期加快非平衡少数载流子空穴的排除速度，实现关断初期电流的快速下降；减小器件反向关断损耗同时避免器件出现二次电压过冲问题，提高期间的耐压能力，减小工艺的难度和成本。
15、在其中一个实施例中，在形成第二外延层之后，还包括：
16、于第二外延层上形成第三外延层，第三外延层内包括沿第二方向交替排布的体区、沟槽栅极；体区与第一半导体柱的导电类型相同；
17、形成覆盖第三外延层的顶面的隔离层及沿第一方向贯穿隔离层的导电插塞，导电插塞与其正下方的体区电连接；
18、形成覆盖隔离层及导电插塞的发射极；
19、在形成隔离层之前，还包括：
20、采用离子注入工艺形成与体区的导电类型不同的掺杂区，掺杂区位于沿第二方本文档来自技高网...
【技术保护点】
1.一种半导体器件，其特征在于，包括沿垂直衬底的第一方向依次层叠的衬底、第一外延层及第二外延层；
2.根据权利要求1所述的半导体器件，其特征在于，还包括沿所述第一方向背离所述第二外延层的方向依次层叠的第三外延层、隔离层及发射极；
3.根据权利要求2所述的半导体器件，其特征在于，所述第三半导体柱的目标尺寸还大于所述第一半导体柱的目标尺寸；
4.根据权利要求3所述的半导体器件，其特征在于，所述沟槽栅极包括：
5.根据权利要求3或4所述的半导体器件，其特征在于，所述导电插塞与所述掺杂区一对一设置；
6.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一半导体柱在所述衬底的顶面的正投影，位于所述第三半导体柱在所述衬底的顶面的正投影以内。
7.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一半导体柱的平行于所述第二方向的纵截面呈圆角矩形。
8.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一半导体柱的顶面与所述第三半导体柱的底面电连接。
9.一种半导体器件
10.根据权利要求9所述的方法，其特征在于，在形成所述第二外延层之后，还包括：
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括沿垂直衬底的第一方向依次层叠的衬底、第一外延层及第二外延层；
2.根据权利要求1所述的半导体器件，其特征在于，还包括沿所述第一方向背离所述第二外延层的方向依次层叠的第三外延层、隔离层及发射极；
3.根据权利要求2所述的半导体器件，其特征在于，所述第三半导体柱的目标尺寸还大于所述第一半导体柱的目标尺寸；
4.根据权利要求3所述的半导体器件，其特征在于，所述沟槽栅极包括：
5.根据权利要求3或4所述的半导体器件，其特征在于，所述导电插塞与所述掺杂区一对一设置；
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【专利技术属性】
技术研发人员：兰金龙，祁金伟，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：
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