【技术实现步骤摘要】
本专利技术涉及可重构式数字低压差稳压器结构及控制方法，属于集成电路。
技术介绍
1、随着现代集成电路的不断发展，尤其是高性能传感器、存内计算等领域的迅猛发展，高精度模拟电路对电源低噪声和稳定性的要求不断提高。低压差线性稳压器(ldo)可为不同功能模块提供不同的电压，广泛应用于各类电源芯片或高精度偏置设计中。在较低的电源电压下(＜1v)，模拟ldo不能在正常工作区，导致其性能下降，而近年来提出的数字ldo(dldo)可在低压电源模块中广泛应用，dldo的出色性能和适用性，使其成为现代集成电路中不可或缺的组成部分。此外，在常见高性能传感器设计中，dldo可以针对关键模拟ip提供低功耗电源设计；针对存内计算芯片，低功耗设计也能提供更大的能效比，dldo相比于传统ldo拥有更小的面积和更低的静态功耗。
2、综上所述，基于其在低功耗、高效率、集成度等方面的优势，dldo在片内电源芯片架构中的应用背景越发显著，使其能够适应多样化的应用场景，为各类高性能传感器或存内计算芯片的设计和应用带来了更大的灵活性、可靠性和性能提升。但是常见dldo存在较大的输出电压纹波和输出电压噪声，这些非线性误差因素通常会对需要高精度，低噪声的关键模拟电路带来不能接受的电源扰动。传统dldo设计主要利用比较器对比输出电压与参考电压的大小，通过双向移位寄存器(s/r)控制mos阵列稳定输出电压，这类结构存在以下问题：1.电压纹波较大，无法用于高精度片内电源。2.为了达到较好的负载调整率和线性调整率，常常需要高频时钟和更多的面积消耗。
3、为了解
技术实现思路
1、为了提升对电源扰动修调的精确度，本专利技术提供了可重构式数字低压差稳压器结构及控制方法，所述技术方案如下：
2、本专利技术的第一个目的在于提供一种可重构式数字低压差稳压器，包括：第一比较器comp1、数字逻辑控制模块、mos主阵列、辅助重构阵列和电压采样模块；
3、所述第一比较器comp1的输入端分别接参考电压vref和输出电压，输出端连接所述数字逻辑控制模块的输入端；
4、所述数字逻辑控制模块通过驱动开关连接所述mos主阵列，为所述mos主阵列提供控制信号；所述数字逻辑控制模块为所述辅助重构阵列提供数字校准信号；
5、所述电压采样模块用于采集所述输出电压，所述数字逻辑控制模块通过所述第一比较器comp1、电压采样模块量化所述输出电压的扰动，根据扰动大小配置所述mos主阵列和辅助重构阵列。
6、可选的，所述数字逻辑控制模块包括：逐次逼近算法+双向移位寄存器s/r模块、数字trimming模块和驱动开关；
7、所述逐次逼近算法+双向移位寄存器s/r模块的输入端连接所述第一比较器comp1的输出端和外部寄存器的输出端，所述逐次逼近算法+双向移位寄存器s/r模块的输出端通过所述驱动开关与所述mos主阵列的输入端连接；
8、所述数字trimming模块的输入端连接所述外部寄存器的输出端，所述数字trimming模块的输出端通过所述驱动开关与所述辅助重构阵列连接。
9、可选的，所述电压采样模块包括：第二比较器comp2、第三比较器comp3、第四比较器comp4、第一数字门、第二数字门；
10、所述第二比较器comp2的输入端分别连接所述输出电压和第一参考电压vh，输出端连接所述第一数字门的输入端；
11、所述第三比较器comp3的输入端分别连接所述输出电压和第二参考电压vl，输出端连接所述第二数字门的输入端；
12、所述第四比较器comp4的输入端分别连接所述输出电压和参考电压vref，输出端连接所述外部寄存器的输入端；
13、所述第一数字门的输入端分别连接所述第二比较器comp2、第三比较器comp3的输出端，输出端连接所述第四比较器comp4；
14、所述第二数字门的输入端分别连接所述第二比较器comp2、第三比较器comp3的输出端，输出端连接所述外部寄存器的输入端；
15、其中，vl＜vref＜vh。
16、可选的，所述可重构式数字低压差稳压器的工作过程包括：
17、一、准备阶段：电路复位，所述双向移位寄存器s/r配置处于默认状态；
18、二、启动阶段：
19、电路启动，当所述输出电压vout小于参考电压vref时，所述第一比较器comp1的输出c1＝1、所述第二比较器comp2的输出c2＝1、所述第三比较器comp3的输出c3＝0，输出电压在逐次逼近算法下快速启动；
20、当所述输出电压vout进入预设电压范围时(vl＜vout＜vref＜vh)，所述第一比较器comp1的输出c1＝1、所述第二比较器comp2的输出c2＝1、所述第三比较器comp3的输出c3＝1，此时在所述电压采样模块的量化下，所述数字控制模块由逐次逼近算法切换为双向移位寄存器s/r控制mos主阵列；所述第四比较器comp4的使能信号由c2和c3控制，当c2c3＝11时，comp4开始工作，电路进入重构阶段；
21、(三)重构阶段：
22、所述输出电压vout进入预设电压范围，且小于参考电压时(vl＜vout＜vref＜vh)，所述第四比较器comp4的输出c4＝0，在所述第四比较器comp4的控制下数字trimming生效，通过控制辅助重构阵列，增加配置mos个数，实现小范围修调；
23、当所述输出电压vout大于参考电压时(vl＜vref＜vout＜vh)，所述第四比较器comp4的输出c4＝1，在所述第四比较器comp4的控制下数字trimming生效，通过控制辅助重构阵列，减小配置mos个数，实现小范围修调；
24、若由于负载动态变化或一些额外扰动，导致所述输出电压vout发生改变；
25、当所述输出电压vout大于所述第一参考电压vh或小于第二参考电压vl时(vout＜vl或vh＜vout)，所述第二比较器comp2的输出c2＝0、所述第三比较器comp3的输出c3＝1，所述数字控制模块在所述第二比较器comp2和所述第三比较器comp3的控制下重新切换为逐次逼近算法。
26、可选的，所述工作过程还包括：片外修调阶段，若扰动较大，主本文档来自技高网...
【技术保护点】
1.一种可重构式数字低压差稳压器，其特征在于，所述可重构式数字低压差稳压器包括：第一比较器(comp1)、数字逻辑控制模块、MOS主阵列、辅助重构阵列和电压采样模块；
2.根据权利要求1所述的可重构式数字低压差稳压器，其特征在于，所述数字逻辑控制模块包括：逐次逼近算法+双向移位寄存器(S/R)模块、数字Trimming模块和驱动开关；
3.根据权利要求2所述的可重构式数字低压差稳压器，其特征在于，所述电压采样模块包括：第二比较器(comp2)、第三比较器(comp3)、第四比较器(comp4)、第一数字门、第二数字门；
4.根据权利要求3所述的可重构式数字低压差稳压器，其特征在于，所述可重构式数字低压差稳压器的工作过程包括：
5.根据权利要求4所述的可重构式数字低压差稳压器，其特征在于，所述工作过程还包括：片外修调阶段，若扰动较大，主阵列全部均已工作而所述输出电压(Vout)依然大于所述第一参考电压(VH)或小于第二参考电压(VL)时，通过片外配置寄存器控制辅助重构阵列，增加或减小配置MOS个数，实现动态修调。
6.根据
7.根据权利要求3所述的可重构式数字低压差稳压器，其特征在于，所述辅助重构阵列包括：由所述数字Trimming模块控制的16个MOS管。
8.根据权利要求3所述的可重构式数字低压差稳压器，其特征在于，所述稳压器还包括：模式控制电路(MODE)，用于根据实际工作阵列配置所述外部寄存器。
9.一种可重构式数字低压差稳压方法，其特征在于，所述稳压方法基于权利要求3-8任一项所述的可重构式数字低压差稳压器实现，包括：
...【技术特征摘要】
1.一种可重构式数字低压差稳压器，其特征在于，所述可重构式数字低压差稳压器包括：第一比较器(comp1)、数字逻辑控制模块、mos主阵列、辅助重构阵列和电压采样模块；
2.根据权利要求1所述的可重构式数字低压差稳压器，其特征在于，所述数字逻辑控制模块包括：逐次逼近算法+双向移位寄存器(s/r)模块、数字trimming模块和驱动开关；
3.根据权利要求2所述的可重构式数字低压差稳压器，其特征在于，所述电压采样模块包括：第二比较器(comp2)、第三比较器(comp3)、第四比较器(comp4)、第一数字门、第二数字门；
4.根据权利要求3所述的可重构式数字低压差稳压器，其特征在于，所述可重构式数字低压差稳压器的工作过程包括：
5.根据权利要求4所述的可重构式数字低压差稳压器，其特征在于，所述工作过程还包括：片外修调阶段，若扰动较大，主阵列全部均已工...
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