【技术实现步骤摘要】
本公开的示例涉及半导体装置，特别地涉及包括晶体管的半导体装置，并且涉及一种制造半导体装置的方法。
技术介绍
1、栅电极被布置在与沟道区相邻的沟槽中的晶体管被广泛地使用。正在尝试进一步改进这些晶体管的特性。
2、本申请涉及一种包括改进的晶体管的半导体装置，所述半导体装置可被有益地应用于例如碳化硅基底。
技术实现思路
1、根据示例，一种半导体装置包括晶体管，晶体管包括多个晶体管基元。每个晶体管基元包括：栅电极，被布置在栅极沟槽中，栅极沟槽被形成在碳化硅基底的第一部分中并且沿第一水平方向延伸，栅极沟槽将碳化硅基底的第一部分图案化成脊，从而每个脊被布置在两个邻近栅极沟槽之间。所述晶体管基元还包括：第一导电型的源极区、第二导电型的沟道区和第一导电型的电流扩展区，源极区和沟道区和电流扩展区的至少一部分被布置在脊中。从源极区到电流扩展区的电流路径沿碳化硅基底的深度方向延伸。所述晶体管基元还包括：第二导电型的主体接触部分，被布置在碳化硅基底的第二部分中。第二部分与第一部分相邻，并且沿与第一水平方向相交的第二水平方向延伸。主体接触部分按照电气方式连接到沟道区。所述晶体管基元还包括：第二导电型的屏蔽区，屏蔽区的第一部分分别被布置在栅极沟槽下方，并且屏蔽区的第二部分分别被布置为与栅极沟槽的侧壁相邻。
2、根据另一示例，一种半导体装置包括晶体管，晶体管包括多个晶体管基元。每个晶体管基元包括：栅电极，被布置在栅极沟槽中，栅极沟槽被形成在碳化硅基底的第一部分中并且沿第一水平方向延伸，栅
3、根据另一示例，一种半导体装置包括晶体管，晶体管包括多个晶体管基元。每个晶体管基元包括布置在形成在碳化硅基底中的栅极沟槽中的栅电极。栅极沟槽沿着类似六边形或类似梯形的路径延伸并且形成网恪，栅极沟槽分别包围第一台面，从而栅电极与第一台面的每一侧相邻。所述晶体管基元还包括：第一导电型的源极区、第二导电型的沟道区和第一导电型的电流扩展区，源极区和沟道区和电流扩展区的至少一部分被布置在第一台面中。从源极区到电流扩展区的电流路径沿碳化硅基底的深度方向延伸。所述晶体管基元还包括：第二导电型的屏蔽区，屏蔽区被布置在栅极沟槽下方。
4、用于制造半导体装置的方法的示例包括：在碳化硅基底的第一部分中形成多个栅极沟槽；并且形成第二导电型的屏蔽区。形成屏蔽区包括：第一离子注入过程，其中离子在栅极沟槽的底部部分中被注入以形成屏蔽区的第一部分；以及第二离子注入过程，其中离子经由栅极沟槽的侧壁被注入以形成屏蔽区的第二部分。所述方法还包括：形成第一导电型的源极区、第二导电型的沟道区和第一导电型的电流扩展区。源极区、沟道区和电流扩展区的至少一部分被形成在相邻栅极沟槽区段之间的基底部分中。从源极区到电流扩展区的电流路径沿碳化硅基底的深度方向延伸。
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1.一种半导体装置(10)，包括晶体管(120)，所述晶体管(120)包括多个晶体管基元(107)，每个晶体管基元(107)包括：
2.如权利要求1所述的半导体装置(10)，其中所述屏蔽区(113)按照电气方式与所述主体接触部分(121)连接。
3.如权利要求1或2所述的半导体装置(10)，其中所述源极区(124)还被布置在所述第二部分(105)中。
4.如前面权利要求中任一项所述的半导体装置(10)，其中所述屏蔽区(113)的所述第一部分(1131)的宽度大于0.75*(所述栅极沟槽(111)的宽度)，沿与所述第一水平方向相交的第二水平方向测量所述宽度。
5.如前面权利要求中任一项所述的半导体装置(10)，其中所述屏蔽区(113)的所述第二部分(1132)的宽度小于300nm，沿所述第二水平方向测量所述宽度。
6.如前面权利要求中任一项所述的半导体装置(10)，其中所述栅电极(110)沿着所述碳化硅基底(100)的多个第一部分和第二部分(103，105)连续地延伸。
7.如前面权利要求中任一项所述的半导体装
8.一种半导体装置(10)，包括晶体管(120)，所述晶体管(120)包括多个晶体管基元(107)，每个晶体管基元(107)包括：
9.如权利要求8所述的半导体装置(10)，其中所述栅极沟槽(111)被分割，从而中间部分(118)被沿着所述第一方向布置在两个邻近沟槽(111)之间，所述中间部分(118)被布置在所述碳化硅基底(100)的所述第二部分(105)中。
10.如权利要求9所述的半导体装置(10)，其中所述中间部分(118)包括按照电气方式连接到所述沟道区(122)的所述第二导电型的掺杂部分。
11.如权利要求8至10中任一项所述的半导体装置(10)，其中所述栅电极(110)的一部分被布置在所述脊(114)上方。
12.如前面权利要求中任一项所述的半导体装置(10)，还包括：所述第二导电型的超结结构(116)，与所述电流扩展区(126)的底侧相比延伸到更大的深度。
13.一种半导体装置(10)，包括晶体管(120)，所述晶体管(120)包括多个晶体管基元(107)，每个晶体管基元(107)包括：
14.如权利要求13所述的半导体装置(10)，其中所述栅极沟槽(111)还包围第二台面(152)，并且用于按照电气方式接触所述屏蔽区(113)的所述第二导电型的掺杂接触部分(119)被布置在所述第二台面(152)中。
15.如权利要求13或14所述的半导体装置(10)，其中每个晶体管基元(107)还包括所述第二导电型的主体接触部分(121)，所述主体接触部分(121)按照电气方式连接到所述沟道区(122)，其中所述主体接触部分(121)被布置在所述第一台面(151)的中心部分中并且所述源极区(124)在所述第一台面(151)的边缘部分中被布置为与所述栅极沟槽(111)相邻。
16.如权利要求15所述的半导体装置(10)，其中所述源极区(124)和用于按照电气方式接触所述屏蔽区(113)的所述第二导电型的掺杂接触部分(119)被布置在所述第一台面(151)中。
17.一种用于制造半导体装置(10)的方法，所述半导体装置(10)包括晶体管，所述晶体管包括多个晶体管基元(107)，所述方法包括：
18.如权利要求17所述的方法，其中所述栅极沟槽被形成为沿第一水平方向延伸，所述栅极沟槽(111)将所述碳化硅基底(100)的所述第一部分(103)图案化成脊(114)，从而每个脊(114)被布置在两个邻近栅极沟槽(111)之间，所述源极区(124)、所述沟道区(122)和所述电流扩展区(126)的至少一部分被形成在所述脊中。
19.如权利要求17所述的方法，其中所述栅极沟槽(111)被形成为沿着类似六边形或类似梯形的路径延伸并且形成网格，所述栅极沟槽(111)分别包围第一台面(151)，从而所述栅电极(110)与所述第一台面(151)的每一侧相邻；并且
20.如权利要求17或18所述的方法，其中所述屏蔽区(113)的所述第二部分(1132)的宽度小于300nm，沿所述第二水平方向测量所述宽度。
...【技术特征摘要】
1.一种半导体装置(10)，包括晶体管(120)，所述晶体管(120)包括多个晶体管基元(107)，每个晶体管基元(107)包括：
2.如权利要求1所述的半导体装置(10)，其中所述屏蔽区(113)按照电气方式与所述主体接触部分(121)连接。
3.如权利要求1或2所述的半导体装置(10)，其中所述源极区(124)还被布置在所述第二部分(105)中。
4.如前面权利要求中任一项所述的半导体装置(10)，其中所述屏蔽区(113)的所述第一部分(1131)的宽度大于0.75*(所述栅极沟槽(111)的宽度)，沿与所述第一水平方向相交的第二水平方向测量所述宽度。
5.如前面权利要求中任一项所述的半导体装置(10)，其中所述屏蔽区(113)的所述第二部分(1132)的宽度小于300nm，沿所述第二水平方向测量所述宽度。
6.如前面权利要求中任一项所述的半导体装置(10)，其中所述栅电极(110)沿着所述碳化硅基底(100)的多个第一部分和第二部分(103，105)连续地延伸。
7.如前面权利要求中任一项所述的半导体装置(10)，还包括：所述第二导电型的超结结构(116)，与所述电流扩展区(126)的底侧相比延伸到更大的深度。
8.一种半导体装置(10)，包括晶体管(120)，所述晶体管(120)包括多个晶体管基元(107)，每个晶体管基元(107)包括：
9.如权利要求8所述的半导体装置(10)，其中所述栅极沟槽(111)被分割，从而中间部分(118)被沿着所述第一方向布置在两个邻近沟槽(111)之间，所述中间部分(118)被布置在所述碳化硅基底(100)的所述第二部分(105)中。
10.如权利要求9所述的半导体装置(10)，其中所述中间部分(118)包括按照电气方式连接到所述沟道区(122)的所述第二导电型的掺杂部分。
11.如权利要求8至10中任一项所述的半导体装置(10)，其中所述栅电极(110)的一部分被布置在所述脊(114)上方。
12.如前面权利要求中任一项所述的半导体装置(10)，还包括：所述第二导电型的超结结构(116)，...
【专利技术属性】
技术研发人员：M·赫尔，R·埃尔佩尔特，C·林德兹，B·齐佩利乌斯，D·彼得斯，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：
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