【技术实现步骤摘要】
本专利技术涉及半导体器件及集成电路制造，具体地说，涉及一种cmos半导体器件及集成方法。
技术介绍
1、互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)是现代集成电路中最基础、最完美的电子元器件，在现有cmos集成工艺中，cmos是由n型mos管(nmos)和p型mos管(pmos)在同一硅基板上的平面工艺实现的，平面工艺集成的cmos占用面积大，极大地限制了单位面积的集成度。如何通过集成方法将nmos器件和pmos键合成为本领域研究的热点。
2、需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本专利技术的背景的理解，因此可以包括不构成对本领域技术人员已知的现有技术的信息。
技术实现思路
1、针对现有技术中的问题，本专利技术的目的在于提供一种cmos半导体器件及集成方法，其中，采用第一导电类型的mos器件的正面和第二导电类型的mos器件的背面键合方式，无需对捆绑层进行复杂的镜像设计，降低了工序的复杂性，提高了半导体器件的良率，从而整体降低cmos半导体器件的制备成本。
2、本专利技术的第一方面提供了一种cmos半导体器件的集成方法，包括如下步骤：
3、s10：提供第一导电类型衬底，在所述第一导电类型衬底的一表面上制备第一器件层，所述第一器件层包括多个第二导电类型的mos器件。
4、s20：提供第二导电类型衬底，在所述第二导电类型衬底的一表面上制备第二器件层，所述第二
5、s30：键合所述第二导电类型衬底与所述第一导电类型衬底，且所述第二导电类型衬底的键合表面为设置有所述第二器件层的表面，所述第一导电类型衬底的键合表面为所述第一导电类型衬底未设置所述第一器件层的表面。
6、根据本专利技术的第一方面，所述第一导电类型是n型，第二导电类型是p型；或
7、所述第一导电类型是p型，第二导电类型是n型。
8、根据本专利技术的第一方面，键合所述第一导电类型衬底与所述第二导电类型衬底包括如下步骤：
9、s31：在第一导电类型衬底的设置有所述第一器件层的表面形成多个第一通孔并在多个所述第一通孔填充金属形成多个第一金属连接线；
10、s32：在第一导电类型衬底的设置第一器件层的表面键合一载板；
11、s33：减薄第一导电类型衬底未设置第一器件层的表面；
12、s34：刻蚀第一导电类型衬底未设置第一器件层的表面并裸露出第一金属连接线；
13、s35：第一导电类型衬底未设置第一器件层的表面沉积氧化层；
14、s36：减薄氧化层并裸露第一金属连接线；
15、s37：第一导电类型衬底未设置第一器件层的表面对准并与第二导电类型衬底的设置有第二器件层的表面键合。
16、根据本专利技术的第一方面，所述s37步骤后，键合所述第一导电类型衬底与所述第二导电类型衬底还包括如下步骤：
17、s38：去除第一导电类型衬底的设置第一器件层的表面键合的载板。
18、根据本专利技术的第一方面，所述s33步骤后，减薄后的第一导电类型衬底未设置第一器件层的表面与所述第一金属连接线的高度的差值在4μm至6μm之间。
19、根据本专利技术的第一方面，所述s34步骤后，所述第一金属连接线的高度与第一导电类型衬底未设置第一器件层的表面之间的差值在4μm至6μm之间。
20、根据本专利技术的第一方面，所述第一导电类型衬底上设置有pmos的第一栅区域，所述第一栅区域下方的两侧分别设置有第二导电类型的mos器件的第一源区和第一漏区；
21、所述第一源区、所述第一漏区以及所述第一栅区域上方设置有第一介质层，第一金属连接线电连接所述第二导电类型的mos器件的第一栅区域的第一栅层、第一源区和第一漏区。
22、根据本专利技术的第一方面，所述第二导电类型衬底上设置有第一导电类型的mos的第二栅区域，所述第二栅区域下方的两侧分别设置有第一导电类型的mos器件的第二源区和第二漏区；
23、所述第二源区、所述第二漏区以及所述第二栅区域上方设置有第二介质层，所述第二介质层中设置有多个第二金属连接线，多个所述第二金属连接线电连接所述第一导电类型的mos器件的第二栅区域的第二栅层、第二源区和第二漏区。
24、根据本专利技术的第一方面，通过硅通孔工艺在第二导电类型衬底的设置有第二器件层的表面获得多个第二通孔，在多个所述第二通孔填充金属形成多个所述第二金属连接线；
25、所述s37步骤的对准为第一金属连接线与第二金属连接线的对准。
26、本专利技术的第二方面提供一种cmos半导体器件，采用所述的cmos半导体器件的集成方法获得，所述器件包括：
27、第一导电类型衬底，所述第一导电类型衬底的一表面上制备有第一器件层，所述第一器件层包括多个第二导电类型的mos器件；所述第一导电类型衬底设置有贯穿所述第一导电类型衬底的多个第一金属连接线；
28、第二导电类型衬底，所述第二导电类型衬底的一表面上制备有第二器件层，所述第二器件层包括多个第一导电类型的mos器件，所述第一导电类型的mos器件的；
29、所述第二导电类型衬底的设置有所述第二器件层的表面与所述第一导电类型衬底的未设置所述第一器件层的表面相对设置，且所述第一金属连接线与第二导电类型衬底的设置有第一器件层的表面键合。
30、根据本专利技术的第二方面，所述第一导电类型衬底为n(100)型面硅衬底，所述第一导电类型衬底制备第二器件层的表面为(100)面；和/或
31、所述第二导电类型衬底为p型(100)面硅衬底，所述第二导电类型衬底制备第一器件层的表面为(100)。
32、本专利技术的cmos半导体器件的集成方法通过键合第一导电类型的mos器件的正面和第二导电类型的mos器件的背面，该键合方式设计友好，无需像正面对正面/背面对背面键合方式对捆绑层进行复杂的镜像设计，第一导电类型的mos器件和第二导电类型的mos器件只需要按常规的设计及生产制造流程即可，降低了工序的复杂性，提高了半导体器件的良率，从而整体降低cmos半导体器件的制备成本。
本文档来自技高网...【技术保护点】
1.一种CMOS半导体器件的集成方法，其特征在于，包括如下步骤：
2.根据权利要求1所述的CMOS半导体器件的集成方法，其特征在于，所述第一导电类型是N型，第二导电类型是P型；或
3.根据权利要求1所述的CMOS半导体器件的集成方法，其特征在于，键合所述第一导电类型衬底与所述第二导电类型衬底包括如下步骤：
4.根据权利要求3所述的CMOS半导体器件的集成方法，其特征在于，所述S37步骤后，键合所述第一导电类型衬底与所述第二导电类型衬底还包括如下步骤：
5.根据权利要求3所述的CMOS半导体器件的集成方法，其特征在于，所述S33步骤后，减薄后的第一导电类型衬底未设置第一器件层的表面与所述第一金属连接线的高度的差值在4μm至6μm之间。
6.根据权利要求3所述的CMOS半导体器件的集成方法，其特征在于，所述S34步骤后，所述第一金属连接线的高度与第一导电类型衬底未设置第一器件层的表面之间的差值在4μm至6μm之间。
7.根据权利要求3所述的CMOS半导体器件的集成方法，其特征在于，所述第一导电类型衬底上设置有第一
8.根据权利要求3所述的CMOS半导体器件的集成方法，其特征在于，所述第二导电类型衬底上设置有NMOS的第二栅区域，所述第二栅区域下方的两侧分别设置有第一导电类型的MOS器件的第二源区和第二漏区；
9.根据权利要求8所述的CMOS半导体器件的集成方法，其特征在于，通过硅通孔工艺在第二导电类型衬底的设置有第二器件层的表面获得多个第二通孔，在多个所述第二通孔填充金属形成多个所述第二金属连接线；
10.一种CMOS半导体器件，其特征在于，采用权利要求2至9任意一项所述的CMOS半导体器件的集成方法获得，所述器件包括：
11.根据权利要求10所述的CMOS半导体器件，其特征在于，所述第一导电类型衬底为N(100)型面硅衬底，所述第一导电类型衬底制备第二器件层的表面为(100)面；和/或
...【技术特征摘要】
1.一种cmos半导体器件的集成方法，其特征在于，包括如下步骤：
2.根据权利要求1所述的cmos半导体器件的集成方法，其特征在于，所述第一导电类型是n型，第二导电类型是p型；或
3.根据权利要求1所述的cmos半导体器件的集成方法，其特征在于，键合所述第一导电类型衬底与所述第二导电类型衬底包括如下步骤：
4.根据权利要求3所述的cmos半导体器件的集成方法，其特征在于，所述s37步骤后，键合所述第一导电类型衬底与所述第二导电类型衬底还包括如下步骤：
5.根据权利要求3所述的cmos半导体器件的集成方法，其特征在于，所述s33步骤后，减薄后的第一导电类型衬底未设置第一器件层的表面与所述第一金属连接线的高度的差值在4μm至6μm之间。
6.根据权利要求3所述的cmos半导体器件的集成方法，其特征在于，所述s34步骤后，所述第一金属连接线的高度与第一导电类型衬底未设置第一器件层的表面之间的差值在4μm至6μm之间。
7.根据权利要求3所述的...
【专利技术属性】
技术研发人员：赖锦平，刘纵曙，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。