半导体结构体及其制造方法、半导体器件及其制造方法技术

本发明专利技术提供一种半导体结构体及其制造方法、半导体器件及其制造方法。该半导体结构体包括：半导体基板和设置在所述半导体基板上的多个连接焊盘。将所述连接焊盘的几个连接于共用布线上，将所述连接焊盘剩余的至少一个连接于布线上。结构体还包括连接于所述共用布线设置的第１柱状电极和连接于所述布线的连接焊盘部设置的第２柱状电极。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构体。
技术介绍
现有的半导体器件中，将称为CSP(芯片尺寸封装chip size package)的半导 体结构体固定在尺寸比该半导体结构体大的底板上(例如参照日本特开2006-12885号公 报)。此时，称为CSP的半导体结构体构造成在半导体基板上设置布线，在布线的连接焊盘 部设置柱状电极，在柱状电极的周围设置密封膜。之后，将半导体结构体的半导体基板的下面固定在底板上。在半导体结构体周围 的底板上设置绝缘层。在半导体结构体和绝缘层上设置上层绝缘膜。在上层绝缘膜上连接 于半导体结构体的柱状电极设置上层布线。用外涂层膜覆盖去除上层布线的连接焊盘部的 部分，在上层布线的连接焊盘部上设置焊料球。(参照日本特开2006-12885号公报)但是，在上述现有半导体器件的半导体结构体中，由于在布线的连接焊盘上设置 柱状电极，所以布线与柱状电极的关系为一对一。因此，随着布线和柱状电极条数的增加， 在布线线宽小到20 μ m程度以下的情况下，当布线中流过基于电源电压等的过大电流时， 存在该布线被熔断并断路的问题。
技术实现思路
根据实施方式的一个方面，半导体结构体包括半导体基板；设置在所述半导体 基板上的多个连接焊盘；共用布线，设置在包括所述连接焊盘中规定数量连接焊盘的区域 中，连接于该规定数量的连接焊盘；连接于剩余的所述连接焊盘设置的布线；连接于所述 共用布线设置的第1柱状电极；和连接于所述布线的连接焊盘部设置的第2柱状电极。根据实施方式的另一方面，半导体结构体的制造方法包括如下工序在形成多个 连接焊盘的半导体基板中，在包括所述连接焊盘中共用的电压用的多个连接焊盘的区域 中，连接于该连接焊盘来形成共用布线，并且，连接于剩余的所述连接焊盘来形成布线；和 在所述共用布线上形成第1柱状电极，并且在所述布线的连接焊盘上形成第2柱状电极。本专利技术的优点将在下面的描述中得以阐述，并且，一部分通过该描述变得显而易 见，或通过实践本专利技术来获知。利用这里特别指出的手段和组合，可实现并获得本专利技术的优 点ο附图说明引入并构成说明书一部分的附图说明本专利技术的实施方式，结合上面的一般描述和 下面的实施方式的具体描述，用来解释本专利技术的原理。本专利技术通过下面的详细说明和附图进一步被充分理解，但这些不过是说明，不限 定本专利技术的范围。这里图1是作为本专利技术第1实施方式的半导体器件的透视平面图。图2是图1所示半导体器件适当部分的截面图。图3是图1和图2所示半导体器件制造方法一例中、最初准备的部件的截面图。图4是接续于图3的工序的截面图。图5是接续于图4的工序的截面图。图6是接续于图5的工序的截面图。图7是接续于图6的工序的截面图。图8是接续于图7的工序的截面图。图9是接续于图8的工序的截面图。图10是接续于图9的工序的截面图。图11是接续于图10的工序的截面图。图12是接续于图11的工序的截面图。图13是接续于图12的工序的截面图。图14是接续于图13的工序的截面图。图15是接续于图14的工序的截面图。图16是接续于图15的工序的截面图。图17是接续于图16的工序的截面图。图18是接续于图17的工序的截面图。图19是作为本专利技术第2实施方式的半导体器件的透视平面图。图20是图19所示半导体器件适当部分的截面图。图21是图19和图20所示半导体器件制造方法一例中、最初准备的部件的截面图。图22是接续于图21的工序的截面图。图23是接续于图22的工序的截面图。图24是接续于图23的工序的截面图。图25是接续于图24的工序的截面图。图26是接续于图25的工序的截面图。图27是接续于图26的工序的截面图。图28是接续于图27的工序的截面图。图29是接续于图28的工序的截面图。图30是接续于图29的工序的截面图。图31是接续于图30的工序的截面图。图32是接续于图31的工序的截面图。图33是接续于图32的工序的截面图。图34是接续于图33的工序的截面图。图35是接续于图34的工序的截面图。图36是接续于图35的工序的截面图。图37是接续于图36的工序的截面图。图38是作为本专利技术第3实施方式的半导体器件的透视平面图。图39是图38所示半导体器件适当部分的截面图。图40是作为本专利技术第4实施方式的半导体器件的透视平面图。图41是图40所示半导体器件适当部分的截面图。图42是图40和图41所示半导体器件制造方法一例中、最初准备的部件的截面 图。图43是接续于图42的工序的截面图。图44是接续于图43的工序的截面图。图45是接续于图44的工序的截面图。图46是接续于图45的工序的截面图。图47是接续于图46的工序的截面图。图48是接续于图47的工序的截面图。图49是接续于图48的工序的截面图。图50是接续于图49的工序的截面图。图51是接续于图50的工序的截面图。图52是接续于图51的工序的截面图。图53是接续于图52的工序的截面图。图54是接续于图53的工序的截面图。图55是接续于图54的工序的截面图。图56是接续于图55的工序的截面图。图57是接续于图56的工序的截面图。图58是作为本专利技术第5实施方式的半导体器件的透视平面图。图59是图58所示半导体器件适当部分的截面图。图60是作为本专利技术第6实施方式的半导体器件的透视平面图。图61是作为本专利技术第7实施方式的半导体器件的截面图。具体实施例方式(第1实施方式)图1表示作为本专利技术第1实施方式的半导体器件的透视平面图，图2表示图1所 示半导体器件适当部分的截面图。该半导体器件具备由玻璃布基材环氧树脂等构成的平面 方形的底板1。在底板1的上面中央部，通过由芯片焊接材料构成的粘合层3粘合尺寸比底 板1的尺寸小一定程度的平面方形的半导体结构体2的下面。半导体结构体2通常被称为CSP，具备硅基板(半导体基板)4。经粘合层3将硅 基板4的下面粘合在底板1的上面中央部。在硅基板4的上面，形成构成规定功能集成电 路的元件、例如晶体管、二极管、电阻、电容器等元件(未图示)，在其上面周围部，设置连接 于上述集成电路各元件的、由铝类金属等构成的多个连接焊盘5a、5b、5c。7这里，作为一例，在图1中，在硅基板4上的左上侧配置4个的符号5a所示的连接 焊盘是共用的电源电压用连接焊盘。在硅基板4上的左下侧配置4个的符号5b所示的连 接焊盘是共用的接地电压用连接焊盘。在硅基板4上的右上侧和右下侧分别各配置4个的 符号5c所示的连接焊盘是之外的通常电压用连接焊盘。这里，在图2中，接地电压用连接 焊盘5b和与其关联的部分与电源电压用连接焊盘5a和与其关联的部分基本上一样，所以 加括号来表示。在除了硅基板4的周围部和连接焊盘5a、5b、5c的中央部之外的硅基板4的上面， 设置由氧化硅等构成的钝化膜(绝缘膜)6，连接焊盘5a、5b、5c的中央部经设置在钝化膜 6中的开口部7a、7b、7c露出。在钝化膜6的上面，设置由聚酰亚胺类树脂等构成的保护膜 (绝缘膜)8。在对应于钝化膜6开口部7a、7b、7c的部分中的保护膜8中，设置开口部9a、 9b、9c。在保护膜8的上面设置布线10a、10b、10c。布线10a、10b、IOc为设置在保护膜8 上面的铜等构成的基底金属层lla、llb、llc、与设置在基底金属层11上面的由铜构成的上 部本文档来自技高网...

【技术保护点】
一种半导体结构体，包括：半导体基板；设在所述半导体基板上的多个连接焊盘；至少一个共用布线，设为在包括所述连接焊盘中的规定数量的连接焊盘在内的区域中与该规定数量的连接焊盘连接；至少一个布线，设为与剩余的所述连接焊盘连接；至少一个第１柱状电极，设为与所述共用布线连接；以及至少一个第２柱状电极，设为与所述布线的连接焊盘部连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：肋坂伸治，若林猛，
申请(专利权)人：卡西欧计算机株式会社，
类型：发明
国别省市：JP[日本]