一种用于电源和地之间的箝位晶体管提供静电放电（ＥＳＤ）保护。滤波电容器和电阻器产生一个滤波电压，其通过三个反向器进行缓冲以驱动箝位晶体管的栅极。滤波电容器大约比传统的箝位电路里的小２０倍。在滤波电容器和电阻器的Ｒ－Ｃ时间常数过去之后，通过反馈技术保持箝位晶体管开启，允许更小的电容器能够开启箝位晶体管更长时间。亚阈值导电晶体管仅传导一个较小的亚阈值电流，其延长第一反向器输出节点的放电时间。亚阈值导电晶体管的栅极是由第二个反向器反馈驱动。反馈电阻器有较高的电阻值，以缓慢升高来自滤波电压的第二反向器的电压，从而缓慢升高亚阈值导电晶体管的栅极。
【技术实现步骤摘要】
本专利技术涉及半导体电路的静电放电(ESD)保护，特别涉及采用反馈技术的电源和 地(power-to-ground)之间的箝位电路。
技术介绍
半导体加工技术能够生产极小型的晶体管。这些微型晶体管具有很薄的氧化绝缘 层，其容易被静电损坏。因此，当手持这些半导体装置时需要特别小心。通常人身上携带的静电能够通过半导体集成电路(IC或芯片)上的任何一对接口 (Pin)进行放电。通常使用自动测试装置施加一个电压在不同对的芯片接口(Pin)上，来测 试IC芯片对这种静电放电(ESD)的阻抗。可以选择任何一对接口(Pin)用于ESD测试。输入和输出接口(Pin) —般有对应的ESD保护电路，但核心电路被直接连接到Vdd 电源和Vss地之间，Vdd和Vss之间没有电源箝位电路用于ESD保护。当ESD脉冲被施加 到Vdd和Vss之间时，使用芯片内部晶体管来驱散ESD脉冲。但是，随着装置尺寸持续缩小，当ESD脉冲施加在电源和地之间时就会发生损坏。 确切的破坏机理可能很难确定，并且可能随IC电路和几何特性设计的不同而不同。厚氧化物晶体管可以作为ESD保护电路。尽管这种厚氧化物晶体管比薄氧化物晶 体管更不容易损坏，但是需要一个非常高的栅控制电压来开启晶体管，因为栅氧化层比较 厚。在厚氧化物晶体管开启之前，可能发生对芯片上的其它薄氧化物晶体管的损坏。因此， 由厚氧化物晶体管提供的保护低于期望。也可以使用薄氧化物晶体管和横向NPN装置。但 是，需要一个较大的宽度或基极_发射极区域来传导足够的电流。与其使用无源电路(passive circuit)，不如使用一个有源箝位。图1显示一个现 有技术的具有有源R_C(电阻电容)箝位的电源和地之间ESD保护电路。电容器22和电阻器20形成一个R-C传感元件。反向器10、12、14转换电容器22 和电阻器20之间的感应电压，并驱动η-沟道箝位晶体管18的栅极。在正常条件下，电阻器20驱动反向器10的输入至高，产生一个低电压驱动η-沟 道箝位晶体管18的栅极，使得其关断。当一个电压脉冲施加到Vdd上，如一 HBM ESD脉冲， 电容器22保持反向器10的输入为低，同时维持一段时间，该时间由R-C时间常数确定。反 向器10的低输入驱动η-沟道箝位晶体管18的栅极至高，从而开启η-沟道箝位晶体管18， 将电流从电源分流到地，分流施加到电源线的ESD脉冲。尽管这种有源ESD保护电路很有用，但其易受噪声影响，特别是在芯片上电期间。 如果有源ESD保护电路在上电期间被触发，将会导致Vdd下降或甚至闩锁(latch-up)。低 电源电压电路可能更易受到影响。在R-C时间过去之后，电阻器20将反向器10的输入上拉至高，一个低电压被驱动 至η-沟道箝位晶体管18的栅极上，从而将它关闭。如果R-C数值太小，箝位晶体管很快就 关闭，在所有ESD电流通过η-沟道箝位晶体管18被分流到地之前就关闭了。对ΗΒΜ，脉冲 宽度相对较宽，从而需要较大的R-C数值(例如大约Ius)，从而η-沟道箝位晶体管18在HBM ESD脉冲结束之前不会关闭。这个较大的R-C数值会导致较大尺寸的电容器22。使用 较大的电容器，漏电和误触发可能是一个问题。电容器22可以有一个大约IOpF的数值。对一个0.35-μ m CMOS工艺而言，图1 电路可能需要12，000 μ m2的面积。可以使用反馈、静态存储器、和晶闸管(thrysistor)来 解决图1的大电容器问题。但是，仍然期望有改进的反馈电路。期望有一种ESD保护电路，其能够保护IC的内部电源。期望有一个有源的而不是 无源的保护电路。期望能够主动地导通或者关断ESD保护电路。期望能够主动导通或者关 断一个薄氧化物晶体管，其作为在电源和地之间的ESD泄放通路。期望能够避免使用厚氧 化物晶体管和二极管。期望有一个有源ESD保护电路，其在上电期间不易受噪声影响。期 望有一个具有改进反馈的ESD保护电路来降低电容器的尺寸。附图说明图1显示一个现有技术的具有有源R-C箝位的电源和地之间的ESD保护电路。图2是一个NMOS反馈有源ESD箝位的结构示意图。图3显示在一个ESD事件开始时NMOS反馈有源ESD箝位的状态。图4显示在ESD事件开始后经过R-C时间常数之后NMOS反馈有源ESD箝位的运作。图5显示在亚阈值电流已经放电Vl之后NMOS反馈有源ESD箝位的状态。图6A是一个HBM ESD输入的电流波形。图6B显示当图6A的HBM电流脉冲被施加到电源时图2电路的节点的电压波形。图7A-C仿真了当Vdd缓慢上电时的漏电情况。图8A-C仿真了当Vdd快速上电时的漏电情况。图9A-D仿真了 VDD上有毛刺脉冲时的漏电情况。专利技术详述本专利技术涉及ESD保护电路的改进。以下描述使本领域技术人员能够制作和使用在 特别应用及其要求的上下文里提供的本专利技术。对本领域的技术人员而言，对优选实施例的 各种改进是显而易见的，在此定义的一般原理可以应用到其它实施例。因此，本专利技术不是意 在受限于所述和所示的特别实施例，而是属于与在此披露的原理和新颖性特征一致的范围 内。专利技术人已经认识到反馈能够延长η-沟道箝位晶体管的开启时间，从而允许使用 一个更小的电容器。专利技术人同样认识到亚阈值导通(sub-threshold conduction)能够被 用来进一步延长开启时间。由于亚阈值电流很小，放电时间能够被充分延长。图2是一个亚阈值反馈有源ESD箝位的结构示意图。滤波电阻器44和滤波电容 器46被串联在电源和地之间，并在其交叉点上产生一个滤波电压VF。ρ-沟道晶体管30和η-沟道晶体管32转换VF以产生电压VI。亚阈值导电晶体 管与晶体管30、32串联在一起。亚阈值导电晶体管50连接η-沟道晶体管32的源极到地。ρ-沟道晶体管34和η-沟道晶体管36构成了第二个反向器，在它们的栅极接收 VI，并在它们的漏极产生V2。反馈电阻52将VF前馈到V2。ρ-沟道晶体管38和η-沟道晶体管42构成了第三个反向器，在它们的栅极上接收 V2,并在它们的漏极上产生VG。VG是η-沟道箝位晶体管40栅极上的栅极电压，箝位晶体 管40将ESD电流从电源(Vdd或Vcc)分流到地(Vss)。当Vdd电源通电或IC正在正常状态运行时，反馈电阻52将电压V2拉高，因为电 压VF被滤波电阻器44拉高。如果反馈电阻52的数值太高，V2将不会被拉到足够高。但 是，如果反馈电阻52的数值太低，ESD施加时箝位晶体管的开启时间将会降低。2Κ ohm数 值的反馈电阻52将产生非常好的效果。反馈电阻52和亚阈值导电晶体管50提供的反馈将延长η-沟道箝位晶体管40保 持开启的时间。因此，可以使用一个较小的R-C时间常数，滤波电容器46可以比较小，占用 比较小的面积，有比较小的漏电。图3显示在ESD事件开始时亚阈值反馈有源ESD箝位电路的状态。当ESD脉冲被 快速施加到电源时，内部电源电压快速上升。但是，滤波电容器46保持滤波电压VF为低电 位，电源电流不能快速通过滤波电阻器44对VF进行充电。相对低的VF电压可以接近名义上的电源电压，但当ESD脉冲施加到电源时，它远 小于电源电压。例如，电源电压名义上可能是3. 0伏特，当ESD脉冲将电源电压从3. 0伏特 上本文档来自技高网...
【技术保护点】
一种静电保护电路，包括：一个箝位晶体管，被连接电源ＶＤＤ和地Ｖｓｓ之间用于静电（ＥＳＤ）脉冲分流，用一控制电路控制其栅极；一个滤波电容器，其连接到一个滤波节点；一个滤波电阻器，其连接到所述滤波节点；第一反向器，接收滤波节点作为一个输入，并驱动第一节点作为一个输出；第二反向器，接收第一节点作为一个输入，并驱动第二节点作为一个输出；第三反向器，接收第二节点作为一个输入，并驱动栅极节点作为一个输出；一个反馈电阻，其连接在滤波节点和第二节点之间，用于在ＥＳＤ脉冲期间对第二节点充电；和一个亚阈值导电晶体管，串联于第一反向器，位于限制节点和Ｖｓｓ节点之间，用于延迟嵌位晶体管的开启时间；亚阈值导电晶体管传导亚阈值电流。
【技术特征摘要】
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【专利技术属性】
技术研发人员：蔡小五，严北平，杜晓阳，霍晓，韩孝勇，颜丙勇，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：HK
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