【技术实现步骤摘要】
本专利技术涉及sic vdmosfet结构改进，具体涉及一种抑制栅源电压过冲的埋沟u槽sic vdmosfet结构。
技术介绍
1、sic mosfet器件具有高频低损耗的显著优势，在电动汽车、光伏逆变器和充电桩等领域有十分广泛的应用。然而，sic mosfet极快的开关速度使得器件在开通和关断过程中极易产生栅源电压过冲的问题，导致sic mos栅氧承受极高的电压应力，长期使用过程中易出现栅氧性能退化甚至栅极损坏的现象。为了抑制开关过程中栅源电压过冲的问题，通常采用增大栅极驱动电阻以降低开关速度和在栅源电极之间外接稳压二极管等方法。增大栅极驱动电阻虽然有效缓解了开关过程中的电压过冲问题，但较长的开关时间不仅增大了开关损耗，而且无法充分发挥出sic mosfet高速开关的性能优势。同样地，在栅源电极之间外接稳压二极管会增大栅源之间的电容，降低sic mosfet的开关速度。此外，由于外接稳压二极管通常为型号固定的商用器件，其稳压性能、寄生电容等通常无法直接和sic mosfet形成最佳匹配，严重限制了sic mosfet器件性能的充分发挥。图1和图2中展示了两种常用的抑制sic mosfet快速开关过程中出现电压过冲的方法。因此，现有也有将抑制栅源电压过冲而实现稳压的sic mosfet对自身结构进行改进，这一改进必然会影响到sic mosfet最直接性能标的“元胞尺寸”矛盾问题，由于加入的结构必然会增大单个重复元胞的尺寸，降低电流密度，因此基于上述一些列问题，目前对sic mosfet具有既能实现自身最佳匹配的抑制栅源电压过冲且
技术实现思路
1、有鉴于此，本专利技术的目的在于提供一种抑制栅源电压过冲的埋沟u槽sicvdmosfet结构，通过在单个重复元胞内部利用天然的结构构建栅极和源极之间的单片集成n/p+2/polysi背靠背的钳位二极管，其一为n/p+2二极管，其二为p+2/polysi异质结二极管，以解决目前栅源电极在开关过程中因剧烈振荡而出现的过电压应力，并通过引入埋沟u槽使单个重复元胞的n型半导体区和p型半导体区的欧姆接触由横向变为纵向且同时将引入的n/p+2/polysi背靠背钳位二极管由横向变为纵向，同时还将横向的栅极合并省略用绝缘层，从而实现三合一多方位解决引入n/p+2/polysi背靠背钳位二极管带来尺寸增大问题，实现既能抑制开关栅源电压过冲和大幅度减少了单个重复元胞尺寸节省了源区面积，具有更大的电流密度。
2、为解决以上技术问题，本专利技术提供一种抑制栅源电压过冲的埋沟u槽sicvdmosfet结构，包括碳化硅外延层，所述碳化硅外延层顶部通过离子注入形成为呈井状p型半导体区的p阱，所述p阱等距排布在所述碳化硅外延层上，相邻所述p阱之间形成为jfet区，所述p阱顶部中部通过离子注入形成为呈井状n型半导体区的n阱，所述n阱顶部通过与所述p阱相同的极高浓度的离子注入形成为呈井状p型半导体区的p+2，所述p+2中部开凿有埋沟2，所述n阱上开凿有与所述埋沟2连通的埋沟1，所述埋沟1下部连通有u槽，所述u槽贯穿所述n阱并深入至所述p阱内，所述碳化硅外延层上淀积有连续一体的多晶硅栅极，使得sic vdmosfet结构的元胞之间的栅极合并省略侧面的横向介质层，所述多晶硅栅下端具有淀积入所述埋沟2内与所述p+2的欧姆接触的阶梯段，使得形成栅极侧的p+2/polysi异质结二极管，所述u槽内淀积有金属的源极，所述埋沟1内淀积有隔绝所述多晶硅栅极和所述源极的介质层1，所述源极与所述n阱和所述p阱同时接触，以形成源区的欧姆短接，还形成源极侧的n/p+2结二极管，使得sic vdmosfet结构中形成具有栅源之间纵向的n/p+2/polysi背靠背二极管。
3、在一些实施例中优选地方案，相邻所述jfet区之间的形成有mos元胞，所述mos元胞为定义名称，为单位范围内重复的结构，其中，所述mos元胞包括局部的所述jfet区。
4、在一些实施例中优选地方案，所述多晶硅栅极下方具有栅氧层，所述栅氧层位于所述碳化硅外延层上除所述埋沟2以外的所有位置，所述多晶硅栅极上方淀积有介质层2，其中，所述介质层2与所述介质层1均为sio2。
5、在一些实施例中优选地方案，所述埋沟2仅位于所述p+2内，所述埋沟1同时位于所述p+2和所述n阱内，所述u槽同时位于所述n阱和所述p阱内。
6、在一些实施例中优选地方案，所述埋沟1、埋沟2和所述u槽的横截面的宽度相同或不同。
7、在一些实施例中优选地方案，所述埋沟1、埋沟2和所述u槽至少或近似具有一条纵向的中心线。
8、在一些实施例中优选地方案，所述p阱内还通过相同极高浓度的离子注入形成为p型半导体区的p+1；所述p阱注入的离子为al离子或b离子，所述p+2和所述p+1注入为极高浓度的al离子或b离子；所述n阱为注入极高浓度的p离子或n离子。
9、在一些实施例中优选地方案，还包括位于所述碳化硅外延层下方的n衬底，所述n衬底下方具有漏极，所述多晶硅栅极的介质层2上方淀积有源极。
10、与现有技术相比，本专利技术的优点如下：
11、1、本专利技术的结构利用在单个重复元胞内部利用天然的结构构建栅极和源极之间的单片集成n/p+2/polysi背靠背的钳位二极管，其一为n/p+2二极管，其二为p+2/polysi异质结二极管，可以简洁高效实现在栅源电极之间集成背靠背的钳位二极管，以解决目前栅源电极在开关过程中因剧烈振荡而出现的过电压应力，并通过引入埋沟u槽使单个重复元胞的n型半导体区和p型半导体区的欧姆接触由横向变为纵向且同时将引入的n/p+2/polysi背靠背钳位二极管由横向变为纵向，同时还将横向的栅极合并省略用绝缘层，从而实现三合一多方位解决引入n/p+2/polysi背靠背钳位二极管带来尺寸增大问题，实现既能抑制开关栅源电压过冲和大幅度减少了单个重复元胞尺寸节省了源区面积，具有更大的电流密度。
12、2、在单片集成n/p+2/polysi结构时，仅需在sic mosfet芯片版图设计中，将部分元胞结构中的栅极多晶硅直接和p接触形成异质结二极管，并将p旁边的n阱上的欧姆接触和源极金属短接，既可在版图局部形成n/p+2/polysi结构，实际实现方法简便可行。
13、3、可同时实现sic mosfet栅源电极之间正向和反向过电压保护。
14、4、通过结构或工艺优化，易于实现sic mosfet与集成n/p+2/polysi结构性能的最佳匹配。
15、5、本专利技术的单片集成结构工艺实现和sic mosfet完全兼容，实现成本低，性能提升高。
16、6、本专利技术的结构将片上集成n/p+2/polysi结构集成进p-well中，大幅度减少了单个重复元胞尺寸，节省了源区面积，具有更大的电流密度，另外，通过引入埋沟u槽，实现第一将新引入的n/p+2/polysi结构由横向转为纵向布置，第二将n阱和p阱的与源区的本文档来自技高网...
【技术保护点】
1.一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，包括碳化硅外延层，所述碳化硅外延层顶部通过离子注入形成为呈井状P型半导体区的P阱，所述P阱等距排布在所述碳化硅外延层上，相邻所述P阱之间形成为JFET区，所述P阱顶部中部通过离子注入形成为呈井状N型半导体区的N阱，其特征在于，所述N阱顶部通过与所述P阱相同的极高浓度的离子注入形成为呈井状P型半导体区的P+2，所述P+2中部开凿有埋沟2，所述N阱上开凿有与所述埋沟2连通的埋沟1，所述埋沟1下部连通有U槽，所述U槽贯穿所述N阱并深入至所述P阱内，所述碳化硅外延层上淀积有连续一体的多晶硅栅极，使得SiC VDMOSFET结构的元胞之间的栅极合并省略侧面的横向介质层，所述多晶硅栅下端具有淀积入所述埋沟2内与所述P+2的欧姆接触的阶梯段，使得形成栅极侧的P+2/polySi异质结二极管，所述U槽内淀积有金属的源极，所述埋沟1内淀积有隔绝所述多晶硅栅极和所述源极的介质层1，所述源极与所述N阱和所述P阱同时接触，以形成源区的欧姆短接，还形成源极侧的N/P+2结二极管，使得SiCVDMOSFET结构中形成具有栅源之间纵向的N/P+2
2.根据权利要求1所述的一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，其特征在于，相邻所述JFET区之间的形成有MOS元胞，所述MOS元胞为定义名称，为单位范围内重复的结构，其中，所述MOS元胞包括局部的所述JFET区。
3.根据权利要求1所述的一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，其特征在于，所述多晶硅栅极下方具有栅氧层，所述栅氧层位于所述碳化硅外延层上除所述埋沟2以外的所有位置，所述多晶硅栅极上方淀积有介质层2，其中，所述介质层2与所述介质层1均为SiO2。
4.根据权利要求1所述的一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，其特征在于，所述埋沟2仅位于所述P+2内，所述埋沟1同时位于所述P+2和所述N阱内，所述U槽同时位于所述N阱和所述P阱内。
5.根据权利要求4所述的一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，其特征在于，所述埋沟1、埋沟2和所述U槽的横截面的宽度相同或不同。
6.根据权利要求4所述的一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，其特征在于，所述埋沟1、埋沟2和所述U槽至少或近似具有一条纵向的中心线。
7.根据权利要求1所述的一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，其特征在于，所述P阱内还通过相同极高浓度的离子注入形成为P型半导体区的P+1；所述P阱注入的离子为Al离子或B离子，所述P+2和所述P+1注入为极高浓度的Al离子或B离子；所述N阱为注入极高浓度的P离子或N离子。
8.根据权利要求1-7所述的一种抑制栅源电压过冲的埋沟U槽SiC VDMOSFET结构，其特征在于，还包括位于所述碳化硅外延层下方的N衬底，所述N衬底下方具有漏极，所述多晶硅栅极的介质层2上方淀积有源极。
...【技术特征摘要】
1.一种抑制栅源电压过冲的埋沟u槽sic vdmosfet结构，包括碳化硅外延层，所述碳化硅外延层顶部通过离子注入形成为呈井状p型半导体区的p阱，所述p阱等距排布在所述碳化硅外延层上，相邻所述p阱之间形成为jfet区，所述p阱顶部中部通过离子注入形成为呈井状n型半导体区的n阱，其特征在于，所述n阱顶部通过与所述p阱相同的极高浓度的离子注入形成为呈井状p型半导体区的p+2，所述p+2中部开凿有埋沟2，所述n阱上开凿有与所述埋沟2连通的埋沟1，所述埋沟1下部连通有u槽，所述u槽贯穿所述n阱并深入至所述p阱内，所述碳化硅外延层上淀积有连续一体的多晶硅栅极，使得sic vdmosfet结构的元胞之间的栅极合并省略侧面的横向介质层，所述多晶硅栅下端具有淀积入所述埋沟2内与所述p+2的欧姆接触的阶梯段，使得形成栅极侧的p+2/polysi异质结二极管，所述u槽内淀积有金属的源极，所述埋沟1内淀积有隔绝所述多晶硅栅极和所述源极的介质层1，所述源极与所述n阱和所述p阱同时接触，以形成源区的欧姆短接，还形成源极侧的n/p+2结二极管，使得sicvdmosfet结构中形成具有栅源之间纵向的n/p+2/polysi背靠背二极管。
2.根据权利要求1所述的一种抑制栅源电压过冲的埋沟u槽sic vdmosfet结构，其特征在于，相邻所述jfet区之间的形成有mos元胞，所述mos元胞为定义名称，为单位范围内重复的结构，其中，所述mos元胞包括局部的所述jfet区。
3.根据权利要求1所述的一种抑制...
【专利技术属性】
技术研发人员：许一力，
申请(专利权)人：杭州谱析光晶半导体科技有限公司，
类型：发明
国别省市：
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