时域8T1C-SRAM存算单元及时序跟踪量化的存算电路制造技术

本发明专利技术属于集成电路技术领域，具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中，N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；其余元件构成6T‑SRAM单元；运算单元的电路连接关系为：N5的栅极连接在存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；本发明专利技术改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。

【技术实现步骤摘要】

本专利技术属于集成电路，具体涉及一种时域8t1c-sram存算单元、以及一种时序跟踪量化的存算电路和芯片。

技术介绍

1、近年来，深度神经网络dnn在图像处理和语音识别等各种分类应用中取得了显著的成功。dnn中需要执行大量的逻辑计算操作，卷积层中的乘法累加操作需要大量的数据移动，这是功耗和延迟增加的主要原因之一。

2、现阶段，许多应用硬件dnn加速器的新兴智能应用在处理事件时往往需要频繁访问内存。然而，冯诺依曼体系结构是最常用的数据处理体系结构，如图1左半部分所示，它是通过分离存储器（memory）和计算单元来实现的。其中所需处理的数据和相应的指令集存储在memory中。大量数据在内存和处理单元之间往返。但是，随着半导体技术不断发展，运算单元朝着高速发展，而存储阵列则在高密度上不断发展，这就导致存储器的存储速度无法匹配运算单元的运算速度，也就产生了“存储墙”壁垒。此外，研究表明，访问数据所需的时间和功耗是远大于计算时所需的时间和功耗，并且随着技术不断地进步这一差异性会更加明显。冯诺依曼架构是制约设备运算性能和功耗的主要瓶颈，如何在资源有限的设备本文档来自技高网...

【技术保护点】

1.一种时域8T1C-SRAM存算单元，其特征在于：其由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中， P1、P2、N1、N2、N3和N4构成具有数据读、写、保持功能的6T-SRAM单元；N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；所述运算单元的电路连接关系为：N5的栅极连接在6T-SRAM单元的存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；

2.如权利要求1所述的时域8T1C-SRAM存算单元，其特征在于：6T...

【技术特征摘要】

1.一种时域8t1c-sram存算单元，其特征在于：其由2个pmos管p1~p2，6个nmos管n1~n6，以及一个电容c0构成；其中， p1、p2、n1、n2、n3和n4构成具有数据读、写、保持功能的6t-sram单元；n5、n6和c0构成用于实现单比特或多比特乘法的运算单元；所述运算单元的电路连接关系为：n5的栅极连接在6t-sram单元的存储节点qb上，n5的源极通过一根源线csl接电容c0的一端，c0的另一端接地；n5的漏极与n6的源极相连；n6的栅极接运算字线cwl；n6的漏极接全局位线cbl；

2.如权利要求1所述的时域8t1c-sram存算单元，其特征在于：6t-sram单元的电路连接关系如下：p1和n1构成一个反相器，p2和n2构成另一个反相器；二者反相交叉耦合形成存储节点q和qb；存储节点q通过传输管n3接到位线blc上，存储节点qb通过传输管n4接到位线blt上，n3和n4的栅极接字线wl。

3.一种时序跟踪量化的存算电路，其用于实现数据存储及逻辑运算功能，所述逻辑运算功能包括单比特乘法、单比特与多比特数的乘法，以及单比特数与多比特数的乘累加运算；所述时序跟踪量化的存算电路包括：

4.如权利要求3所述的时序跟踪量化的存算电路，其特征在于，所述时序跟踪量化模块包括：

5.如权利...

【专利技术属性】
技术研发人员：周永亮，杨震，杨盼，吴凯，王俊杰，何宗良，江尚峰，韦一鸣，林枭，
申请(专利权)人：安徽大学，
类型：发明
国别省市：