【技术实现步骤摘要】
本专利技术涉及半导体测试领域，具体地说，涉及半导体测试结构、制程方法以及测试方法。
技术介绍
1、在0.18um及以上技术节点的工艺中，常采用locos(local oxidation of silicon硅局部氧化)作为器件隔离。locos的具体制备流程包括在硅晶圆表面沉积一定厚度的刻蚀阻挡层，再利用光刻及刻蚀工艺去除需要形成locos区域的刻蚀阻挡层，然后通过热氧化的方式在没有被刻蚀阻挡层覆盖的区域生长氧化层形成所需厚度的locos。热氧化的过程中氧化层会沿着刻蚀阻挡层边缘往里延伸形成鸟嘴(称为“鸟喙效应”，bird beak)，鸟嘴的横向延伸将消耗一定的有源区。
2、图1是现有技术的半导体结构中相邻鸟嘴相连接的示意图。其中，在半导体衬底1’上形成第一阱区2’，在第一阱区2’上形成相邻的鸟嘴41’和鸟嘴42’，多晶硅5’覆盖在两个鸟嘴的相连处，绝缘层6’覆盖多晶硅5’。由于locos工艺中的鸟嘴效应，相邻的两个鸟嘴41、42之间存在互连的风险，当两locos鸟嘴相连处的氧化层过厚(此处的氧化层厚度为h1)，使得硅化钴会(co-salicide)无法形成，ct(升流电流互感器)连接出现异常，影响器件性能。
3、有鉴于此，本专利技术提出了半导体测试结构、制程方法以及测试方法。
4、需要说明的是，上述
技术介绍
部分公开的信息仅用于加强对本专利技术的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、针对现有技术
2、本专利技术的实施例提供一种半导体测试结构，包括：
3、半导体衬底；
4、具有第一导电类型的第一阱区，位于所述半导体衬底的一侧；
5、栅介质层，图案化地位于所述第一阱区背离所述半导体衬底的一侧；
6、由硅局部氧化层延展形成的至少两相邻的鸟嘴，所述鸟嘴之间的相邻区域与所述栅介质层的图案至少部分重叠；以及
7、多晶硅层，图案化地位于所述硅局部氧化层背离所述栅介质层的一侧，所述多晶硅层的图案与所述栅介质层的图案至少部分重叠。
8、优选地，所述硅局部氧化层的厚度大于所述栅介质层的厚度。
9、优选地，还包括：
10、绝缘层，位于所述多晶硅层背离所述硅局部氧化层的一侧；
11、检测焊盘，位于所述绝缘层背离所述多晶硅层的一侧，所述检测焊盘通过贯穿所述绝缘层的引脚与所述多晶硅层电连接。
12、优选地，所述多晶硅层的图案与所述栅介质层的图案重叠。
13、本专利技术的实施例提供一种半导体制程方法，用于制造上述的半导体测试结构，包括以下步骤：
14、s110、提供一半导体衬底；
15、s120、在所述半导体衬底的一侧形成第一导电类型的第一阱区；
16、s130、在所述第一阱区背离所述半导体衬底的一侧形成图案化的栅介质层；
17、s140、在所述栅介质层背离所述第一阱区的一侧由硅局部氧化层延展形成至少两相邻的鸟嘴，所述鸟嘴之间的相邻区域与所述栅介质层的图案至少部分重叠；以及
18、s150、在所述硅局部氧化层背离所述栅介质层的一侧形成图案化的多晶硅层，所述多晶硅层的图案与所述栅介质层的图案至少部分重叠。
19、优选地，包括步骤s140中包括以下步骤：
20、s141、在所述栅介质层背离所述第一阱区的一侧形成刻蚀阻挡层；
21、s142、在所述刻蚀阻挡层中形成两个相邻开口以得到两预处理结构，所述开口显露出所述第一阱区；
22、s143、对所述预处理结构进行氧化处理以与所述开口显露出所述第一阱区表面形成硅局部氧化层，所述硅局部氧化层向所述刻蚀阻挡层的底部延伸形成两个相邻的鸟嘴；
23、s144、去除所述刻蚀阻挡层。
24、优选地，所述步骤s150，通过刻蚀所述栅介质层的掩膜来刻蚀多晶硅层，令所述多晶硅层的图案与所述栅介质层的图案重叠。
25、优选地，所述硅局部氧化层的厚度大于所述栅介质层的厚度。
26、优选地，还包括
27、s160、在所述多晶硅层背离所述硅局部氧化层的一侧形成绝缘层；
28、s170、在所述绝缘层背离所述多晶硅层的一侧形成检测焊盘，所述检测焊盘通过贯穿所述绝缘层的引脚与所述多晶硅层电连接。
29、本专利技术的实施例提供一种半导体测试方法，采用上述的硅局部氧化层的相邻鸟嘴测试结构，包括以下步骤：
30、s210、进行半导体流片，将晶圆切割成单个独立芯片；
31、s220、测量所述独立芯片的所述多晶硅层的每个局部图案的第一击穿电压参数；
32、s230、当所述多晶硅层的同一局部图案的所述第一击穿电压参数大于该局部图案的预设的第二击穿电压参数，则所述局部图案对应的相邻鸟嘴相连。
33、本专利技术的目的在于提供半导体测试结构、制程方法以及测试方法，能够在不增加掩膜的基础上，通过有效的氧化层击穿电压测试结构对相连鸟嘴的连接状态进行检测，从而提高了芯片的器件性能。
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1.一种半导体测试结构，其特征在于，包括：
2.如权利要求1所述的半导体测试结构，其特征在于，所述硅局部氧化层的厚度大于所述栅介质层的厚度。
3.如权利要求1所述的半导体测试结构，其特征在于，还包括：
4.如权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层的图案与所述栅介质层的图案重叠。
5.一种半导体制程方法，用于制造如权利要求1所述的半导体测试结构，其特征在于，包括以下步骤：
6.如权利要求5所述的半导体制程方法，其特征在于，步骤S140中包括以下步骤：
7.如权利要求5所述的半导体制程方法，其特征在于，所述步骤S150，通过刻蚀所述栅介质层的掩膜来刻蚀多晶硅层，令所述多晶硅层的图案与所述栅介质层的图案重叠。
8.如权利要求5所述的半导体制程方法，其特征在于，所述硅局部氧化层的厚度大于所述栅介质层的厚度。
9.如权利要求5所述的半导体制程方法，其特征在于，还包括
10.一种半导体测试方法，采用如权利要求1所述的硅局部氧化层的相邻鸟嘴测试结构，其特征在于，包括以下
...【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：
2.如权利要求1所述的半导体测试结构，其特征在于，所述硅局部氧化层的厚度大于所述栅介质层的厚度。
3.如权利要求1所述的半导体测试结构，其特征在于，还包括：
4.如权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层的图案与所述栅介质层的图案重叠。
5.一种半导体制程方法，用于制造如权利要求1所述的半导体测试结构，其特征在于，包括以下步骤：
6.如权利要求5所述的半导体制程方法，其特征在于...
【专利技术属性】
技术研发人员：王月姣，仇峰，范永，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：
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