半导体测试结构、制程方法以及测试方法技术

本发明专利技术提供了半导体测试结构、制程方法以及测试方法，其中，半导体测试结构包括：半导体衬底；具有第一导电类型的第一阱区，位于半导体衬底的一侧；栅介质层，图案化地位于第一阱区背离半导体衬底的一侧；由硅局部氧化层延展形成的至少两相邻的鸟嘴，鸟嘴之间的相邻区域与栅介质层的图案至少部分重叠；以及多晶硅层，图案化地位于硅局部氧化层背离栅介质层的一侧，多晶硅层的图案与栅介质层的图案至少部分重叠。本发明专利技术能够在不增加掩膜的基础上，通过有效的氧化层击穿电压测试结构对相连鸟嘴的连接状态进行检测，从而提高了芯片的器件性能。

【技术实现步骤摘要】

本专利技术涉及半导体测试领域，具体地说，涉及半导体测试结构、制程方法以及测试方法。

技术介绍

1、在0.18um及以上技术节点的工艺中，常采用locos(local oxidation of silicon硅局部氧化)作为器件隔离。locos的具体制备流程包括在硅晶圆表面沉积一定厚度的刻蚀阻挡层，再利用光刻及刻蚀工艺去除需要形成locos区域的刻蚀阻挡层，然后通过热氧化的方式在没有被刻蚀阻挡层覆盖的区域生长氧化层形成所需厚度的locos。热氧化的过程中氧化层会沿着刻蚀阻挡层边缘往里延伸形成鸟嘴(称为“鸟喙效应”，bird beak)，鸟嘴的横向延伸将消耗一定的有源区。

2、图1是现有技术的半导体结构中相邻鸟嘴相连接的示意图。其中，在半导体衬底1’上形成第一阱区2’，在第一阱区2’上形成相邻的鸟嘴41’和鸟嘴42’，多晶硅5’覆盖在两个鸟嘴的相连处，绝缘层6’覆盖多晶硅5’。由于locos工艺中的鸟嘴效应，相邻的两个鸟嘴41、42之间存在互连的风险，当两locos鸟嘴相连处的氧化层过厚(此处的氧化层厚度为h1)，使得硅化钴会(co-salicid本文档来自技高网...

【技术保护点】

1.一种半导体测试结构，其特征在于，包括：

2.如权利要求1所述的半导体测试结构，其特征在于，所述硅局部氧化层的厚度大于所述栅介质层的厚度。

3.如权利要求1所述的半导体测试结构，其特征在于，还包括：

4.如权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层的图案与所述栅介质层的图案重叠。

5.一种半导体制程方法，用于制造如权利要求1所述的半导体测试结构，其特征在于，包括以下步骤：

6.如权利要求5所述的半导体制程方法，其特征在于，步骤S140中包括以下步骤：

7.如权利要求5所述的半导体制程方法，其特征在于，...

【技术特征摘要】

1.一种半导体测试结构，其特征在于，包括：

2.如权利要求1所述的半导体测试结构，其特征在于，所述硅局部氧化层的厚度大于所述栅介质层的厚度。

3.如权利要求1所述的半导体测试结构，其特征在于，还包括：

4.如权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层的图案与所述栅介质层的图案重叠。

5.一种半导体制程方法，用于制造如权利要求1所述的半导体测试结构，其特征在于，包括以下步骤：

6.如权利要求5所述的半导体制程方法，其特征在于...

【专利技术属性】
技术研发人员：王月姣，仇峰，范永，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：