【技术实现步骤摘要】
本专利技术涉及sic mosfet器件的芯片结构中的栅源电压过冲改进，具体涉及一种具有抑制栅源电压过冲的sic vdmosfet结构。
技术介绍
1、sic mosfet器件具有高频低损耗的显著优势，在电动汽车、光伏逆变器和充电桩等领域有十分广泛的应用。然而，sic mosfet极快的开关速度使得器件在开通和关断过程中极易产生栅源电压过冲的问题，导致sic mos栅氧承受极高的电压应力，长期使用过程中易出现栅氧性能退化甚至栅极损坏的现象。为了抑制开关过程中栅源电压过冲的问题，通常采用增大栅极驱动电阻以降低开关速度和在栅源电极之间外接稳压二极管等方法。增大栅极驱动电阻虽然有效缓解了开关过程中的电压过冲问题，但较长的开关时间不仅增大了开关损耗，而且无法充分发挥出sic mosfet高速开关的性能优势。同样地，在栅源电极之间外接稳压二极管会增大栅源之间的电容，降低sic mosfet的开关速度。此外，由于外接稳压二极管通常为型号固定的商用器件，其稳压性能、寄生电容等通常无法直接和sic mosfet形成最佳匹配，严重限制了sic mosfet器件性能的充分发挥。图1和图2展示了两种常用的抑制sic mosfet快速开关过程中出现电压过冲的方法。目前在sic mosfet的元胞结构中利用天然的背靠背二极管实现稳压作用并且不会改变器件尺寸的技术文件尚未批漏，故本专利提供了一种解决方案。
技术实现思路
1、有鉴于此，本专利技术的目的在于提供一种具有抑制栅源电压过冲的sic vdmosfet结构
2、为解决以上技术问题，本专利技术提供一种具有抑制栅源电压过冲的sic vdmosfet结构，其包括多个并联连接的条形的mos元胞，至少一个所述mos元胞中具有n+/p+/polysi背靠背二极管，所述n+/p+/polysi背靠背二极管包括通过离子注入形成于所述mos元胞其中一侧的n+型半导体区内的p+2型半导体区，所述n+型半导体区的欧姆接触短接源极，以形成源极侧的n+/p+结二极管，所述p+2型半导体区直接与mos元胞的一端多晶硅栅极接触，以形成p+/polysi异质结二极管。
3、在一些实施例中优选地方案，所述p+2型半导体区位于所述n+型半导体区内中部或不靠近侧面。
4、在一些实施例中优选地方案，所述多晶硅栅极位于所述p+2型半导体区正上部贯穿所述mos元胞的栅氧层并与之连接，所述多晶硅栅极只与所述p+2型半导体区接触。
5、在一些实施例中优选地方案，sic vdmosfet包括碳化硅外延层，所述碳化硅外延层上通过离子注入形成等距分布呈井状的p型半导体区，所述p型半导体区中部通过相同极高浓度的离子注入形成有p+1型半导体区，所述p型半导体区上通过离子注入形成有位于所述p+1型半导体区两侧的所述n+型半导体区，相邻所述p型半导体区之间形成有jfet区，所述jfet区上淀积有栅氧层，所述栅氧层覆盖至少包括jfet区与所述n+型半导体区之间的p型半导体区，所述栅氧层上淀积有所述多晶硅栅极，所述多晶硅栅极上淀积有介质层，所述p型半导体区、n+型半导体区、介质层上统一淀积有源极，其中，为了便于理解mos元胞，将多晶硅栅极下所覆盖用于形成开关通路的两个对称npn结构范围内的半导体区定义为mos元胞。
6、在一些实施例中优选地方案，其中，p+1型半导体区与所述p+2型半导体区注入为相同离子。
7、在一些实施例中优选地方案，所述碳化硅外延层下方具有n衬底，所述n衬底下方具有漏极。
8、在一些实施例中优选地方案，所述p型半导体区注入离子为al离子或b离子，所述p+1型半导体区和p+2型半导体区内注入为极高浓度的al离子或b离子，所述n+型半导体区内注入为极高浓度的p离子或n离子。
9、在一些实施例中优选地方案，所述介质层为sio2。
10、与现有技术相比，本专利技术的优点如下：
11、1、本专利技术利用sic mosfet元胞结构中的n-sic/p-sic结构，并构造p-sic/polysi异质结，可以简洁高效实现在栅源电极之间集成背靠背的钳位二极管。
12、2、本专利技术的结构在单片集成n-sic/p-sic/polysi结构时，仅需在sic mosfet芯片版图设计中，将部分元胞结构中的栅极多晶硅直接和p-sic接触形成异质结二极管，并将p-sic旁边的n+型半导体区上的欧姆接触和源极金属短接，既可在版图局部形成n-sic/p-sic/polysi结构，实际实现方法简便可行。
13、3、可同时实现sic mosfet栅源电极之间正向和反向过电压保护。
14、4、通过结构或工艺优化，易于实现sic mosfet与集成n-sic/p-sic/polysi结构性能的最佳匹配。
15、5、本专利技术的单片集成结构工艺实现和sic mosfet完全兼容，实现成本低，性能提升高。
16、6、本专利技术的结构片上集成n-sic/p-sic/polysi结构集成进p-well中，节省了源区面积，具有更大的电流密度。
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1.一种具有抑制栅源电压过冲的SiC VDMOSFET结构，其包括多个并联连接的条形的MOS元胞，其特征在于，至少一个所述MOS元胞中具有N+/P+/polySi背靠背二极管，所述N+/P+/polySi背靠背二极管包括通过离子注入形成于所述MOS元胞其中一侧的N+型半导体区内的P+2型半导体区，所述N+型半导体区的欧姆接触短接源极，以形成源极侧的N+/P+结二极管，所述P+2型半导体区直接与MOS元胞的一端多晶硅栅极接触，以形成P+/polySi异质结二极管。
2.根据权利要求1所述的一种具有抑制栅源电压过冲的SiC VDMOSFET结构，其特征在于，所述P+2型半导体区位于所述N+型半导体区内中部或不靠近侧面。
3.根据权利要求1所述的一种具有抑制栅源电压过冲的SiC VDMOSFET结构，其特征在于，所述多晶硅栅极位于所述P+2型半导体区正上部贯穿所述MOS元胞的栅氧层并与之连接，所述多晶硅栅极只与所述P+2型半导体区接触。
4.根据权利要求1所述的一种具有抑制栅源电压过冲的SiC VDMOSFET结构，其特征在于，SiC VDMOSFE
5.根据权利要求4所述的一种具有抑制栅源电压过冲的SiC VDMOSFET结构，其特征在于，所述碳化硅外延层下方具有N衬底，所述N衬底下方具有漏极。
6.根据权利要求4所述的一种具有抑制栅源电压过冲的SiC VDMOSFET结构，其特征在于，所述P型半导体区注入离子为Al离子或B离子，所述P+1型半导体区和P+2型半导体区内注入为极高浓度的Al离子或B离子，所述N+型半导体区内注入为极高浓度的P离子或N离子。
7.根据权利要求4所述的一种具有抑制栅源电压过冲的SiC VDMOSFET结构，其特征在于，所述介质层为SiO2。
...【技术特征摘要】
1.一种具有抑制栅源电压过冲的sic vdmosfet结构，其包括多个并联连接的条形的mos元胞，其特征在于，至少一个所述mos元胞中具有n+/p+/polysi背靠背二极管，所述n+/p+/polysi背靠背二极管包括通过离子注入形成于所述mos元胞其中一侧的n+型半导体区内的p+2型半导体区，所述n+型半导体区的欧姆接触短接源极，以形成源极侧的n+/p+结二极管，所述p+2型半导体区直接与mos元胞的一端多晶硅栅极接触，以形成p+/polysi异质结二极管。
2.根据权利要求1所述的一种具有抑制栅源电压过冲的sic vdmosfet结构，其特征在于，所述p+2型半导体区位于所述n+型半导体区内中部或不靠近侧面。
3.根据权利要求1所述的一种具有抑制栅源电压过冲的sic vdmosfet结构，其特征在于，所述多晶硅栅极位于所述p+2型半导体区正上部贯穿所述mos元胞的栅氧层并与之连接，所述多晶硅栅极只与所述p+2型半导体区接触。
4.根据权利要求1所述的一种具有抑制栅源电压过冲的sic vdmosfet结构，其特征在于，sic vdmosfet包括碳化硅外延层，所述碳化硅外延层上通过离子注入形成等距分布呈井状的p型半导体区，所述p型半导体区中部通过相同极高浓度的离子注入...
【专利技术属性】
技术研发人员：许一力，
申请(专利权)人：杭州谱析光晶半导体科技有限公司，
类型：发明
国别省市：
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