沟槽型制造技术

本申请公开了一种沟槽型

【技术实现步骤摘要】
沟槽型MOSFET及其制造方法


[0001]本申请涉及半导体
，尤其涉及一种沟槽型
MOSFET
及其制造方法
。

技术介绍

[0002]沟槽型
MOSFET(Metal Oxide Semiconductor Field Effect Transistor
，金属氧化物半导体场效应晶体管
)
由于具有输入阻抗高
、
开关速度快
、
功率耗费等特点，被广泛应用在电力电子领域
。
[0003]随着集成电路制造工艺技术的特征尺寸按比例缩小到
22nm
时，短沟道效应愈发严重，仅仅靠着提高沟道的掺杂浓度
、
降低源漏结深和缩小栅氧层厚度等技术，来改善传统平面型晶体管结构的短沟道效应遇到了瓶颈，高掺杂的沟道浓度会导致器件阈值电压的大幅增加
、
增大库伦散射，进而使载流子迁徙率下降，最终导致器件的速度进一步下降
。
栅氧层的厚度同样再减小到一定后，它便不再是理想的绝缘体，栅极与衬底之间的电子将出现量子化现象，载流子以波的形式绕过栅氧化层的势垒形成量子隧穿效应，形成隧穿电流，并在栅极与衬底之间形成漏电流
。
[0004]因此，需要一种可以有效控制上述的漏电流现象，从而抑制短沟道效应的沟槽型
MOSFET。

技术实现思路

[0005]本申请提供了一种沟槽型
MOSFET
及其制造方法，以至少解决现有技术中存在的以上技术问题
。
[0006]根据本申请的第一方面，提供了一种沟槽型
MOSFET
的制造方法，包括：
[0007]形成在衬底上的外延层；
[0008]形成从所述外延层上表面延伸至其内部的第一沟槽，所述第一沟槽在所述外延层内沿长度方向延伸；
[0009]形成位于所述第一沟槽内的栅极导体及栅极介质层，其中，所述栅极介质层覆盖在所述第一沟槽内表面，以将所述栅极导体与所述外延层隔离；
[0010]形成分别位于所述栅极导体两端的第二沟槽与第三沟槽，并去除所述栅极导体两端的所述栅极介质层，所述第二沟槽与所述第三沟槽由所述外延层上表面延伸至其内部；
[0011]形成位于所述第二沟槽内的源极导体，形成位于所述第三沟槽内的漏极导体，所述源极导体及所述漏极导体均与位于所述栅极导体底部及两侧面的所述栅极介质层相接，以将所述栅极导体包裹在内
。
[0012]在一可实施方式中，所述形成从外延层上表面延伸至其内部的第一沟槽，包括：
[0013]形成在所述外延层上的硬质掩膜层；
[0014]形成在所述硬质掩膜层上的第一光刻胶掩膜层；
[0015]形成位于所述第一光刻胶掩膜层上的沟槽位置；
[0016]刻蚀所述硬质掩膜层将所述沟槽位置转移至所述硬质掩膜层上，移除所述第一光
刻胶掩膜层；
[0017]沿所述沟槽位置刻蚀所述外延层，形成从所述外延层上表面延伸至其内部的第一沟槽；
[0018]移除所述硬质掩膜层
。
[0019]在一可实施方式中，所述形成位于所述第一沟槽内的栅极导体及栅极介质层，包括：形成在所述第一沟槽内表面及所述外延层上表面的栅极介质层，所述栅极介质层围绕所述第一沟槽内表面形成第四沟槽；
[0020]形成在所述第四沟槽内及所述外延层上方的所述栅极介质层表面的栅极导体；
[0021]去除所述外延层上表面以上的所述栅极导体及栅极介质层，以保持所述栅极导体上表面与所述外延层上表面平齐
。
[0022]在一可实施方式中，所述形成在所述第一沟槽内表面及所述外延层上表面的栅极介质层，包括：
[0023]采用氧化工艺，形成在所述第一沟槽内及所述外延层上方的氧化硅，以形成栅极介质层
。
[0024]在一可实施方式中，所述形成在所述第一沟槽内及所述外延层上方的所述栅极介质层表面的栅极导体，包括：
[0025]在所述第一沟槽内及所述外延层上方进行薄膜沉积，形成所述栅极导体
。
[0026]在一可实施方式中，所述形成分别位于所述栅极导体两端的第二沟槽与第三沟槽，并去除所述栅极导体两端的所述栅极介质层，包括：
[0027]形成在所述栅极导体上的第二光刻胶掩膜层，所述第二光刻胶掩膜层同时覆盖在所述外延层上表面；
[0028]形成在所述第二光刻胶上的沟槽位置，所述栅极导体两端的所述栅极介质层位于所述沟槽位置的刻蚀范围内；
[0029]沿所述沟槽位置向下刻蚀，形成从所述外延层上表面延伸至其内部的第二沟槽及第三沟槽
。
[0030]在一可实施方式中，所述形成位于所述第二沟槽内的源极导体，形成位于所述第三沟槽内的漏极导体，包括：
[0031]形成在所述第二沟槽
、
所述第三沟槽及所述外延层上表面的多晶硅；
[0032]对所述多晶硅平坦化处理，以使所述多晶硅的上表面与所述外延层的上表面平齐；
[0033]形成在所述外延层上表面的遮蔽层，所述遮蔽层同时覆盖所述栅极导体的上表面及所述多晶硅的上表面；
[0034]形成在所述遮蔽层上的离子注入位置，根据所述离子注入位置形成位于所述第二沟槽及所述第三沟槽的所述栅极导体的两端位于所述离子注入位置的注入范围内，根据所述离子注入位置形成位于所述第二沟槽内的源极导体及位于所述第三沟槽内的漏极导体
。
[0035]根据本申请的第二方面，提供了一种沟槽型
MOSFET
，包括：
[0036]衬底；
[0037]外延层，位于所述衬底的第一表面上，所述外延层中具有沿长度方向布置的沟槽；
[0038]栅极导体
、
栅极介质层，位于所述沟槽的至少部分区域，所述栅极介质层位于所述
栅极导体的底部及两侧面；
[0039]源极导体
、
漏极导体，位于所述沟槽的两端，所述源极导体及所述漏极导体均与位于所述栅极导体底部及两侧面的所述栅极介质层相接，以将所述栅极导体半包裹在内，并实现所述栅极导体与所述外延层的隔离
。
[0040]在一可实施方式中，所述沟槽包括第一区域和与所述第一区域两端相接的第二区域和第三区域，所述栅极导体及所述栅极介质层位于所述第一区域内，所述源极导体位于所述第二区域内，所述漏极导体位于所述第三区域内
。
[0041]在一可实施方式中，所述栅极介质层覆设于所述栅极导体的前壁
、
后壁及底面
。
[0042]本申请的沟槽型
MOSFET
及其制造方法，将栅极导体设置于外延层内，进而减小器件大小的同时，增加通电通道，以获得较大的沟道长宽比
。
具体的，将源极导体与漏极导体分别形成于栅极导体的两端，并且，在栅极导体的两端与其直接接触，能够在栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种沟槽型
MOSFET
的制造方法，其特征在于，包括：形成在衬底上的外延层；形成从所述外延层上表面延伸至其内部的第一沟槽，所述第一沟槽在所述外延层内沿长度方向延伸；形成位于所述第一沟槽内的栅极导体及栅极介质层，其中，所述栅极介质层覆盖在所述第一沟槽内表面，以将所述栅极导体与所述外延层隔离；形成分别位于所述栅极导体两端的第二沟槽与第三沟槽，并去除所述栅极导体两端的所述栅极介质层，所述第二沟槽与所述第三沟槽由所述外延层上表面延伸至其内部；形成位于所述第二沟槽内的源极导体，形成位于所述第三沟槽内的漏极导体，所述源极导体及所述漏极导体均与位于所述栅极导体底部及两侧面的所述栅极介质层相接，以将所述栅极导体包裹在内
。2.
根据权利要求1的方法，其特征在于，所述形成从外延层上表面延伸至其内部的第一沟槽，包括：形成在所述外延层上的硬质掩膜层；形成在所述硬质掩膜层上的第一光刻胶掩膜层；形成位于所述第一光刻胶掩膜层上的沟槽位置；刻蚀所述硬质掩膜层将所述沟槽位置转移至所述硬质掩膜层上，移除所述第一光刻胶掩膜层；沿所述沟槽位置刻蚀所述外延层，形成从所述外延层上表面延伸至其内部的第一沟槽；移除所述硬质掩膜层
。3.
根据权利要求1所述的方法，其特征在于，所述形成位于所述第一沟槽内的栅极导体及栅极介质层，包括：形成在所述第一沟槽内表面及所述外延层上表面的栅极介质层，所述栅极介质层围绕所述第一沟槽内表面形成第四沟槽；形成在所述第四沟槽内及所述外延层上方的所述栅极介质层表面的栅极导体；去除所述外延层上表面以上的所述栅极导体及所述栅极介质层，以保持所述栅极导体上表面与所述外延层上表面平齐
。4.
根据权利要求3所述的方法，其特征在于，所述形成在所述第一沟槽内表面及所述外延层上表面的栅极介质层，包括：采用氧化工艺，形成在所述第一沟槽内及所述外延层上方的氧化硅，以形成栅极介质层
。5.
根据权利要求3所述的方法，其特征在于，所述形成在所述第一沟槽内及所述外延层上方的所述栅极介质层表面的栅极导体，包括：在所述第一沟槽内及所述外延层上方进行薄膜沉积，形成所述栅极导体
。6.
根据权利要求1所述的方法，其特征在于，所述形成分别位于所述栅极导体两端...

【专利技术属性】
技术研发人员：张磊，
申请(专利权)人：杭州富芯半导体有限公司，
类型：发明
国别省市：