一种双沟槽高性能制造技术

本发明专利技术公开了一种双沟槽高性能

【技术实现步骤摘要】
一种双沟槽高性能MOSFET器件及制备方法


[0001]本专利技术涉及半导体芯片制造工艺
，具体涉及一种双沟槽高性能
MOSFET
器件及制备方法
。

技术介绍

[0002]Split
‑
Gate MOSFET
器件随着工艺技术的不断成熟在目前很多领域有逐渐取代
Single Trench MOSFET
器件的趋势，特别是
Split
‑
Gate MOSFET
器件在中压领域性能优势（电荷平衡原理）的突显，使得成本也逐年降低，替代趋势尤为迅速
。
[0003]对于功率
MOSFET
来说，其主要的损耗来自于如下两方面：第一，导通损耗，由功率
MOSFET
器件中的导通电阻决定，若要想得到更小的导通电阻，就要不断的减小器件的沟道长度，通过减少器件的厚度，以及器件单胞结构由平面型变为沟槽型，可以实现当器件的单胞密度增加时，使整个器件的沟槽电阻以及外延层电阻降低，从而使器件的整个导通电阻降低；第二，开关损耗，即功率
MOSFET
在开关过程中，因为寄生电容的充放电过程或者寄生二极管反向恢复时间延迟引入的功率损耗
。
一般选取导通电阻
(Rdson)
和栅电荷（
Qg
）作为评价开关损耗大小的指标，但由于不同的应用领域对器件的开关损耗和导通损耗的要求不同，通常情况下将导通电阻
(Rdson)
和栅电荷（
Qg
）的乘积最优值
(FOM)
作为评价器件性价比的标准，而将单位面积导通电阻（
Ron,sp
）为衡量器件单位面积导通损耗的重要关键指标，其越低越好
。
[0004]传统的
Split
‑
Gate MOSFET
器件在有源区的单个沟槽内包含有栅极多晶硅和屏蔽栅多晶硅，栅极多晶硅位于沟槽上半部分，作为器件栅极部分的能够控制器件的开启和关断，此外该部分也影响着器件的栅极电荷
Qg
，屏蔽栅多晶硅位于沟槽下半部分，起到屏蔽电场的作用能够提高器件击穿电压
。
由于传统的
Split
‑
Gate MOSFET
器件制备工艺需要在沟槽内设置栅极多晶硅和屏蔽栅多晶硅，使得器件的原胞密度不能进一步缩小，进而使得导通电阻难以进一步降低
。
对于中压领域器件来说，需要更小的导通电阻和栅极电荷
Qg
保证器件的性能优势，传统的
Split
‑
Gate MOSFET
器件难以满足更小导通电阻和栅极电荷
Qg
的使用需求
。

技术实现思路

[0005]本专利技术提供双沟槽高性能
MOSFET
器件及制备方法，目的是解决
技术介绍
中存在的上述问题
。
[0006]本专利技术提供的技术方案如下：一种双沟槽高性能
MOSFET
器件，包括
N+
衬底；
N
‑
外延层，所述
N
‑
外延层设置于所述
N+
衬底上，所述
N
‑
外延层表面沿第一方向依次划分为终端耐压区域和有源区域；多个第一类沟槽，所述第一类沟槽为独立的块状沟槽，所述第一类沟槽刻蚀形成于所述终端耐压区域和所述有源区域内，所述第一类沟槽内淀积有屏蔽多晶硅层，所述屏
蔽多晶硅层顶部与所述
N
‑
外延层表面平齐，所述第一类沟槽沿着第一方向
、
垂直于所述第一方向的第二方向等间距分布，来保障在器件反偏时，所述第一类沟槽之间所有方向上的间距位置完全耗尽；多个第二类沟槽，所述第二类沟槽刻蚀形成于所述有源区域内，所述第二类沟槽内填充有沟槽金属层，所述沟槽金属层顶部与所述
N
‑
外延层表面平齐；所述第二类沟槽为条形沟槽或闭合型沟槽，所述条形沟槽形成于相邻所述第一类沟槽之间，所述条形沟槽从所述
N
‑
外延层一侧沿着第二方向延伸至另一侧，相邻所述条形沟槽之间彼此隔离；所述闭合型沟槽形成于所述有源区域内每个第一类沟槽外围；
P
型体区，所述
P
型体区注入形成于所述
N
‑
外延层表面；
N+
源区，所述
N+
源区注入形成于所述
P
型体区表面；隔离层，所述隔离层淀积形成于所述
N
‑
外延层上表面，所述隔离层表面设置有源极金属层；接触孔，所述接触孔包括淀积形成于所述有源区域内的第一类接触孔和第二类接触孔，所述第一类接触孔一端与屏蔽多晶硅层接触，另一端贯穿所述隔离层与所述源极金属层接触；所述第二类接触孔用于连接
P
型体区和源极金属层；若所述第二类沟槽为条形沟槽，则所述接触孔包括整条相连的第一类接触孔和第二类接触孔，所述接触孔与第二类沟槽平行，所述接触孔从
N
‑
外延层一侧沿着第二方向延伸至另一侧，且所述接触孔连接沿第二方向分布的所有第一类沟槽，所述第一类接触孔连接第一类沟槽内的屏蔽多晶硅层与源极金属层，所述第二类接触孔连接
P
型体区和源极金属层；若所述第二类沟槽为闭合型沟槽，则所述接触孔为块状的第一类接触孔和环形的第二类接触孔，所述第一类接触孔分别用于连接分布于所述有源区域内的屏蔽多晶硅层和源极金属层，所述第二类接触孔分别形成于第一类接触孔
、
与所述第一类接触孔对应的第二类沟槽之间，不同所述第二类接触孔彼此隔离，且每个所述第二类接触孔为闭合结构
。
[0007]进一步地，还包括漏极金属层，所述漏极金属层形成于所述
N+
衬底背面
。
[0008]进一步地，所述第二类沟槽依次穿过所述
N+
源区
、
所述
P
型体区伸入所述
N
‑
外延层内，且所述第二类沟槽的深度不超过所述第一类沟槽的深度的一半
。
[0009]进一步地，所述第二类接触孔与所述
P
型体区接触部位均形成有接触孔注入层
。
[0010]进一步地，所述第一类沟槽的内壁上形成有屏蔽氧化层；所述第二类沟槽的侧壁上形成有栅氧化层
。
[0011]进一步地，所述接触孔中淀积接触孔金属层，所述接触孔金属层为
Ti/TiN
材质；所述隔离层的材质为二氧化硅
。
[0012]进一步地，若所述第二类沟槽为条形沟槽，所述第二类沟槽形成于相邻第一类接触孔中间位置，且相邻两行所述第一类沟槽沿第一方向和
/
或第二方向错位设置；若所述第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种双沟槽高性能
MOSFET
器件，其特征在于，包括
N+
衬底；
N
‑
外延层，所述
N
‑
外延层设置于所述
N+
衬底上，所述
N
‑
外延层表面沿第一方向依次划分为终端耐压区域和有源区域；多个第一类沟槽，所述第一类沟槽为独立的块状沟槽，所述第一类沟槽刻蚀形成于所述终端耐压区域和所述有源区域内，所述第一类沟槽内淀积有屏蔽多晶硅层，所述屏蔽多晶硅层顶部与所述
N
‑
外延层表面平齐，所述第一类沟槽沿着第一方向
、
垂直于所述第一方向的第二方向等间距分布，来保障在器件反偏时，所述第一类沟槽之间所有方向上的间距位置完全耗尽；多个第二类沟槽，所述第二类沟槽刻蚀形成于所述有源区域内，所述第二类沟槽内填充有沟槽金属层，所述沟槽金属层顶部与所述
N
‑
外延层表面平齐；所述第二类沟槽为条形沟槽或闭合型沟槽，所述条形沟槽形成于相邻所述第一类沟槽之间，所述条形沟槽从所述
N
‑
外延层一侧沿着第二方向延伸至另一侧，相邻所述条形沟槽之间彼此隔离；所述闭合型沟槽形成于所述有源区域内每个第一类沟槽外围；
P
型体区，所述
P
型体区注入形成于所述
N
‑
外延层表面；
N+
源区，所述
N+
源区注入形成于所述
P
型体区表面；隔离层，所述隔离层淀积形成于所述
N
‑
外延层上表面，所述隔离层表面设置有源极金属层；接触孔，所述接触孔包括淀积形成于所述有源区域内的第一类接触孔和第二类接触孔，所述第一类接触孔一端与屏蔽多晶硅层接触，另一端贯穿所述隔离层与所述源极金属层接触；所述第二类接触孔用于连接
P
型体区和源极金属层；若所述第二类沟槽为条形沟槽，则所述接触孔包括整条相连的第一类接触孔和第二类接触孔，所述接触孔与第二类沟槽平行，所述接触孔从
N
‑
外延层一侧沿着第二方向延伸至另一侧，且所述接触孔连接沿第二方向分布的所有第一类沟槽，所述第一类接触孔连接第一类沟槽内的屏蔽多晶硅层与源极金属层，所述第二类接触孔连接
P
型体区和源极金属层；若所述第二类沟槽为闭合型沟槽，则所述接触孔为块状的第一类接触孔和环形的第二类接触孔，所述第一类接触孔分别用于连接分布于所述有源区域内的屏蔽多晶硅层和源极金属层，所述第二类接触孔分别形成于第一类接触孔
、
与所述第一类接触孔对应的第二类沟槽之间，不同所述第二类接触孔彼此隔离，且每个所述第二类接触孔为闭合结构
。2.
根据权利要求1所述的双沟槽高性能
MOSFET
器件，其特征在于：还包括漏极金属层，所述漏极金属层形成于所述
N+
衬底背面
。3.
根据权利要求1所述的双沟槽高性能
MOSFET
器件，其特征在于：所述第二类沟槽依次穿过所述
N+
源区
、
所述
P
型体区伸入所述
N
‑
外延层内，且所述第二类沟槽的深度不超过所述第一类沟槽的深度的一半
。4.
根据权利要求1所述的双沟槽高性能
MOSFET
器件，其特征在于：所述第二类接触孔与所述
P
型体区接触部位均形成有接触孔注入层
。5.
根据权利要求1‑4任一项所述的双沟槽高性能
MOSFET
器件，其特征在于：所述第一类沟槽的内壁上形成有屏蔽氧化层；所述第二类沟槽的侧壁上形成有栅氧化层
。6.
根据权利要求5所述的双沟槽高性能
MOSFET
器件，其特征在于：
所述接触孔中淀积接触孔金属层，...

【专利技术属性】
技术研发人员：苏毅，常虹，袁力鹏，范玮，段双亮，
申请(专利权)人：华羿微电子股份有限公司，
类型：发明
国别省市：