【技术实现步骤摘要】
本专利技术涉及半导体，具体涉及一种低栅极电荷屏蔽栅mosfet器件及其制作方法。
技术介绍
1、沟槽型功率mos器件能够在节省器件面积的同时得到较低的通态电阻，因此具有较低的导通损耗，已经在中低压应用领域全面取代平面式功率mos器件。但是采用密集而精细的沟槽栅后，由于沟道面积的增加导致栅极电荷增大，从而影响到器件的高频特性和开关损耗。特别是随着产品应用领域朝着薄，轻，小方向发展，要达到上述目的，就需要提升整个系统的开关频率，这样就导致普通的沟槽型功率mos器件在开关特性的缺点表现的越来越明显，如何提高器件的开关速度和开关损耗以适应节能以及高频应用的需求具有十分重要的意义。
2、造成开关损耗大和开关速度慢的主要原因是由于沟槽型功率mos器件在栅-源之间和栅-漏之间存在有较大的寄生电容，即栅-源电容cgs和栅-漏电容cgd。功率mos管在开和关两种状态转换时，cgd的电压变化远大于cgs上的电压变化，相应的充、放电量qgd较大，所以qgd对开关速度的影响较大。如华虹nec在中国专利(专利申请号：200510026546.5)中提出了厚底栅氧技术(thick bottom oxide)，从而达到降低cgd的目的。但是该技术的不足在于cgd只能降低约30%，仍不能满足节能以及高频应用的需求。因此，如何进一步显著的降低栅漏寄生电容，而不影响器件导通电阻，从而大大提高沟槽型功率mos器件的高频特性和降低开关损耗成为本
人员的努力方向。而基于电荷平衡原理的sgt(屏蔽栅型)mosfet器件在很大程度上改变了动态特性和导通电阻
技术实现思路
1、本专利技术提供一种低栅极电荷屏蔽栅mosfet器件及其制作方法，该mosfet器件通过将有源区部分沟槽区域多晶硅(源极多晶硅或者栅极多晶硅)通过接触孔与源极金属层相连，使得该部分区域不参与整个器件的导通，从而有效降低器件的栅极电荷，同时由于沟槽下方屏蔽栅的存在可以保障器件有足够击穿电压。同时，本专利技术提供的该器件的制作方法能够很好的与现有屏蔽栅型mosfet器件制造工艺兼容，因此不会带来不可实现工艺的技术瓶颈，具有很高的转化价值。
2、本专利技术提供的技术方案如下：
3、一种低栅极电荷屏蔽栅mosfet器件，包括n+衬底；
4、n-外延层，所述n-外延层设置于所述n+衬底上，所述n-外延层沿沟槽延伸方向划分为a区、b区和c区；
5、沟槽，所述沟槽刻蚀形成于所述n-外延层上表面，所述沟槽的数量为3（n-1）个，其中，n为不小于2的正整数，所述沟槽包括依次间隔设置的第一类沟槽和第二类沟槽，所有所述第二类沟槽均夹设于相邻两个所述第一类沟槽之间；所述第一类沟槽和所述第二类沟槽分布于所述a区内的部分均淀积有源极多晶硅；所述第一类沟槽分布于b区和c区的部分从下到上淀积有隔离的源极多晶硅和栅极多晶硅，所述第二类沟槽分布于b区和c区内的部分淀积有源极多晶硅，或所述第二类沟槽分布于所述b区和所述c区内的部分从下到上淀积有隔离的源极多晶硅和栅极多晶硅，或所述第二类沟槽分布于所述b区和所述c区内的部分从下到上淀积有接触的源极多晶硅和栅极多晶硅；
6、栅氧化层，所述栅氧化层生成于所述n-外延层表面、所有所述沟槽的表面、所述栅极多晶硅与其对应的沟槽侧壁之间以及所述第一类沟槽内的源极多晶硅与栅极多晶硅之间；
7、p体区，所述p体区注入形成于所述n-外延层；
8、n+源区，所述n+源区注入形成于有源区域内的p体区表面；
9、隔离层，所述隔离层淀积形成于所述n-外延层上表面；
10、接触孔，所述接触孔包括分别设置于所述a区、所述b区以及所述c区的第一接触孔、第二接触孔和第三接触孔；
11、所述a区和所述c区均设置有源极金属层，所述b区设置有栅极金属层；所述第一接触孔用于连接所述a区内的源极多晶硅和源极金属层；所述第二接触孔用于连接所述第一类沟槽分布于所述b区内的栅极多晶硅和栅极金属层；
12、若所述第二类沟槽分布于所述c区内的部分仅淀积有源极多晶硅，所述第三接触孔用于连接分布于所述c区内的p体区和源极金属层，或所述第三接触孔用于分别连接分布于所述c区内的p体区、源极多晶硅和源极金属层；
13、若所述第二类沟槽分布于所述c区内的部分淀积有源极多晶硅和栅极多晶硅，所述第三接触孔用于分别连接分布于所述c区内的p体区、栅极多晶硅和源极金属层。
14、进一步地，还包括漏极金属层，所述漏极金属层形成于所述n+衬底背面。
15、进一步地，相邻所述第一类沟槽分布于所述a区内的部分彼此连接。
16、进一步地，所述接触孔与所述p体区接触部位均注入有欧姆接触区。
17、进一步地，所述接触孔中淀积一层ti/tin层；
18、所述隔离层的材质为二氧化硅。
19、进一步地，所述源极多晶硅与淀积有所述源极多晶硅的沟槽侧壁之间设置有屏蔽氧化层。
20、进一步地，所述沟槽数量为5个，从左到右包括第一沟槽、第二沟槽、第三沟槽、第四沟槽以及第五沟槽，所述第一沟槽、所述第三沟槽以及所述第五沟槽均为第一类沟槽，所述第二沟槽与所述第四沟槽均为第二类沟槽；
21、分布于所述a区内的所述第三沟槽分别与所述第一沟槽、所述第五沟槽连接。
22、同时，本专利技术还提供一种低栅极电荷屏蔽栅mosfet器件的制作方法，用于制备上述的低栅极电荷屏蔽栅mosfet器件，包括以下步骤：
23、s100、提供n+衬底，在所述n+衬底上层叠n-外延层；
24、s200、在n-外延层上通过光刻胶及硬掩膜板确定沟槽位置，将曝光露出的所述硬掩膜板刻蚀掉，然后去掉所述光刻胶，以所述硬掩膜板作为阻挡刻蚀形成所述沟槽；
25、s300、通过湿法腐蚀方式去除所述硬掩膜板，再通过热氧生长一层屏蔽氧化层，在所有沟槽内淀积一层n型重掺的多晶硅（poly）作为器件的源极多晶硅，确定器件的a区、b区、c区以及所述沟槽的类型（即第一类沟槽和第二类沟槽），对所有源极多晶硅进行研磨，再进行如下操作：
26、通过干法刻蚀对分布于b区和c区内的第一类沟槽蚀掉一定深度的源极多晶硅，通过湿法腐蚀去除掉所述第一类沟槽侧壁位置的屏蔽氧化层，通过热氧化工艺生长一层高质量的栅氧化层，在所述第一类沟槽内淀积一层n型重掺的栅极多晶硅，利用cmp以及干法回刻将所述栅极多晶硅刻蚀至所述栅氧化层表面；
27、或通过干法刻对分布于b区和c区内的第一类沟槽和第二类沟槽均蚀掉一定深度的源极多晶硅，通过湿法腐蚀去除掉所述第一类沟槽和所述第二类沟槽侧壁位置的屏蔽氧化层，通过热氧化工艺生长一层高质量的栅氧化层，在所述第一类沟槽和所述第二类沟槽内淀积一层n型重掺的栅极多晶硅，利用cmp（化学机械研磨）以及干法回刻将所述栅极本文档来自技高网...
【技术保护点】
1.一种低栅极电荷屏蔽栅MOSFET器件，其特征在于，包括N+衬底；
2.根据权利要求1所述的低栅极电荷屏蔽栅MOSFET器件，其特征在于：
3.根据权利要求1所述的低栅极电荷屏蔽栅MOSFET器件，其特征在于：
4.根据权利要求1所述的低栅极电荷屏蔽栅MOSFET器件，其特征在于：
5.根据权利要求1-4任一项所述的低栅极电荷屏蔽栅MOSFET器件，其特征在于：
6.根据权利要求5所述的低栅极电荷屏蔽栅MOSFET器件，其特征在于：
7.根据权利要求5所述的低栅极电荷屏蔽栅MOSFET器件，其特征在于：
8.一种低栅极电荷屏蔽栅MOSFET器件的制作方法，用于制备如权利要求1-7任一项所述的低栅极电荷屏蔽栅MOSFET器件，其特征在于，包括以下步骤：
9.根据权利要求8所述的低栅极电荷屏蔽栅MOSFET器件的制作方法，其特征在于：
10.根据权利要求8所述的低栅极电荷屏蔽栅MOSFET器件的制作方法，其特征在于：
【技术特征摘要】
1.一种低栅极电荷屏蔽栅mosfet器件，其特征在于，包括n+衬底；
2.根据权利要求1所述的低栅极电荷屏蔽栅mosfet器件，其特征在于：
3.根据权利要求1所述的低栅极电荷屏蔽栅mosfet器件，其特征在于：
4.根据权利要求1所述的低栅极电荷屏蔽栅mosfet器件，其特征在于：
5.根据权利要求1-4任一项所述的低栅极电荷屏蔽栅mosfet器件，其特征在于：
6.根据权利要求5所述的低栅极电荷屏蔽栅...
【专利技术属性】
技术研发人员：苏毅，常虹，袁力鹏，完颜文娟，范玮，
申请(专利权)人：华羿微电子股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。