参考电路及其偏置方法技术

本发明专利技术公开了一种参考电路包括：参考单元，采用分离栅浮栅器件；分离栅浮栅器件包括：第一和第二源漏区，位于第一和第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于第一栅极结构之间的第二栅极结构；第一栅极结构中具有位于浮栅顶部的控制栅

【技术实现步骤摘要】
参考电路及其偏置方法


[0001]本专利技术涉及半导体集成电路，特别是涉及一种参考电路；本专利技术还涉及一种参考电路的偏置方法
。

技术介绍

[0002]如图1所示，是现有存储器的存储单元
101
的电路结构示意图；如图2所示，是现有存储器的存储单元
101
的剖面结构示意图；现有存储器如闪存包括多个存储单元
101
，由多个所述存储单元
101
排列形成存储器的阵列结构
。
[0003]各所述存储单元
101
都采用分离栅浮栅器件
。
[0004]如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区
205a
和第二源漏区
206
，位于所述第一源漏区
205a
和所述第二源漏区
205b
之间的多个分离的具有浮栅
104
的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构
103
；所述第一栅极结构中具有位于所述浮栅
104
顶部的控制栅
105。
[0005]所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记
102a
和
102b
表示
。
[0006]所述分离栅浮栅器件为
N
型器件，所述第一源漏区
205a
和所述第二源漏区
205b
都由
N+
区组成
。
[0007]P
型掺杂的沟道区位于所述第一源漏区
205a
和所述第二源漏区
205b
之间且被各所述第一栅极结构和所述第二栅极结构
103
所覆盖
。
所述第一源漏区
205a
和所述第二源漏区
205b
都形成于
P
型半导体衬底
201
且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区
205a
和所述第二源漏区
205b
之间的所述
P
型半导体衬底
201
组成或者进一步在所述
P
型半导体衬底
201
上进行掺杂形成
。
[0008]所述存储单元
101
的所述第二源漏区
205b
连接到第二源漏电极，第二源漏电极会连接到位线
BL1。
[0009]所述存储单元
101
的所述第一源漏区
205a
连接第一源漏电极，第一源漏电极会连接到位线
BL0。
[0010]各所述第一栅极结构由隧穿介质层
202、
所述浮栅
104、
控制栅介质层
203
和所述控制栅
105
叠加而成
。
[0011]各所述第二栅极结构
103
由字线栅介质层
204
和字线栅
106
叠加而成
。
[0012]所述控制栅
105
连接到对应的控制栅线，所述字线栅
106
连接到字线
WL。
图1中，所述存储单元
101
包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用
CG0
和
CG1
表示，第一栅极结构
102a
的所述控制栅
105
连接到控制栅线
CG0
，第一栅极结构
102b
的所述控制栅
105
连接到控制栅线
CG1。
[0013]对所述存储单元
101
的操作包括：擦除
(erase)、
编程
(program)
和读
(read)
，以图1中的所述第一栅极结构
102a
中的所述浮栅
104
所对应的存储位
‘
a
’
为例，3种操作电压请参考表一所示：
[0014]表一
[0015] CG0WLCG1BL0BL1Erase
‑
7V8V
‑
7V0V0VProg8V1.5V5V5VIdpRead0V3.5V5V0VIsense
[0016]表一中，
Erase
表示擦除，
Prog
表示编程即写，
Read
表示读，
Idp
表示位线编程电流，
Isense
表示感测电流即读取电流
。CG0
表示第一栅极结构
102a
的所述控制栅
105
的电压，
WL
表示第二栅极结构
103
的字线栅
106
的电压，
CG1
表示第一栅极结构
102b
的所述控制栅
105
的电压，
BL0
表示位线
BL0
的电压，
BL1
表示位线
BL1
的信号
。
[0017]可以看出，在擦除时，
CG0
和
CG1
都是
‑
7V
，
WL
为
8V
，
BL0
和
BL1
都是
0V
，这样，在
CG0
和
WL
的较大电压差的作用下实现对存储位
‘
a
’
的擦除；通常，
CG1
和
WL
的电压作用下，还会对所述第一栅极结构
102b
中的所述浮栅
104
所对应的存储位进行擦除
。
[0018]编程即写入时，
WL
为
1.5V
和
CG1
位
5V
，分别能使所述第二栅极结构
103
和所述第一栅极结构
102b
所控制的沟道导通，
CG0
为
8V
，
BL0
为
5V
以及
BL1
加编程电流
Idp
，这样，编程电流
Idp
会通过所述第一栅极结构
102b
和所述第二栅极结构
103
所控制的沟道向
BL0
流动，在
BL0
的
5V...

【技术保护点】

【技术特征摘要】
1.
一种参考电路，其特征在于，包括：参考单元，所述参考单元采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；所述参考单元用于提供第一参考电流；在提供所述第一参考电流时，所述参考单元的各所述第一栅极结构的所述浮栅都处于擦除状态，所述参考单元的各所述控制栅都接
0V
偏置，用以降低功耗和提升速度
。2.
如权利要求1所述的参考电路，其特征在于：所述第一参考电流作为存储器的存储单元的单元电流的参考电流，在所述存储单元的读取过程中，所述第一参考电流用于和所述存储单元的单元电流进行比较以确定所述存储单元的存储状态
。3.
如权利要求2所述的参考电路，其特征在于：所述参考单元的结构和所述存储单元的结构相同；所述存储单元的各所述控制栅独立连接对应的控制栅电压
。4.
如权利要求3所述的参考电路，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个
。5.
如权利要求3所述的参考电路，其特征在于：所述存储器包括存储阵列以及灵敏放大器，所述存储单元位于所述存储阵列中；所述灵敏放大器包括第一电流路径
、
第二电流路径和第三电流路径；所述第一电流路径上设置有所述参考单元；所述第二电流路径和所述第一电流路径通过电流镜互为镜像，所述第二电流路径输出的第二参考电流为所述第一参考电流的镜像电流；在对选定的所述存储单元进行读取时，所述第三电流路径包括选定的所述存储单元，所述第三电流路径提供所选定的所述存储单元的所述单元电流；所述第二电流路径和所述第三电流路径形成电流比较电路并用于对所述第二参考电流和所选定的所述存储单元的所述单元电流的大小进行比较并根据比较结果输出读取电压
。6.
如权利要求3所述的参考电路，其特征在于：各所述第一栅极结构由隧穿介质层
、
所述浮栅
、
控制栅介质层和所述控制栅叠加而成；所述第二栅极结构由字线栅介质层和字线栅叠加而成
。7.
如权利要求5所述的参考电路，其特征在于：所述第三电流路径上还设置有第一位线调整单元，所述第一位线调整单元包括第一
NMOS
管和第一反相器；所述第一
NMOS
管的漏极连接数据线节点，所述第一
NMOS
管源极连接所述存储单元的位线节点；所述数据线节点为所述第二电流路径和所述第三电流路径的连接点；所述第一反相器连接在所述第一
NMOS
管的栅极和源极之间
。8.
如权利要求7所述的参考电路，其特征在于：所述第一电流路径上还设置有第二位线调整单元，所述第二位线调整单元包括第二
NMOS
管和第二反相器；所述第二
NMOS
管的漏极连接所述电流镜；所述第一
NMOS
管源极连接所述参考单元的位线节点；所述第二反相器连接在所述第二
NMOS
管的栅极和源极之间
。
9.
一种参考电路的偏置方法，其特征在于，参考电路包括参考单元，所述参考单元采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：