一种基于半加成法的超密线路蚀刻方法及其装置制造方法及图纸

本发明专利技术公开了一种基于半加成法的超密线路蚀刻方法及其装置，所述方法包括以下步骤：在覆铜板上进行钻孔和镀通孔；在覆铜板的表面热压一层感光干膜；在感光干膜上进行曝光和显影，并对感光干膜露出的区域电镀沉积铜层形成导线；去除感光干膜，蚀刻去除覆铜板上露出的电镀层，得到基板

【技术实现步骤摘要】
一种基于半加成法的超密线路蚀刻方法及其装置


[0001]本专利技术涉及精密基板生产
，尤其是一种基于半加成法的超密线路蚀刻方法及其装置
。

技术介绍

[0002]倒装芯片级封装
(Flip Chip Chip Scale Package
，
FC CSP)
类封装基板的正面设计有阵列排列的焊料凸点，其反面设计有焊盘，晶片能通过凸点工艺直接与其连接的一种采用塑封型点阵式封装的基板产品
。
此类封装基板因其与芯片封装形式为倒装，使得晶粒背面外露，相对于其他封装形式有效减少了信号传输路径，增强了其散热性能，市场价值高
。
由于该类
FC CSP
封装基板能满足目前芯片产品短小轻薄的发展趋势，也带动了封装基板集成度的提高，使得
FC CSP
类封装基板精细线路的工艺技术开发也成为了其中十分重要的一环
。
目前此类封装基板的制作工艺复杂，尤其是线宽
/
线距为
15um/15um
及以下的封装基板，对工艺技术能力提出了更高的要求，影响了超密线路封装基板的生产良品率和生产成本
。

技术实现思路

[0003]为解决上述问题，本专利技术的目的在于提供一种基于半加成法的超密线路蚀刻方法及其装置，提高超密基板的生产良品率，有效控制基板的生产成本
。
[0004]本专利技术解决其问题所采用的技术方案是：
[0005]第一方面，本申请实施例提供一种基于半加成法的超密线路蚀刻方法，所述方法包括：在覆铜板上进行钻孔和镀通孔；在所述覆铜板的表面热压一层感光干膜；在所述感光干膜上进行曝光和显影，并对所述感光干膜露出的区域电镀沉积铜层形成导线；去除所述感光干膜，蚀刻去除所述覆铜板上露出的电镀层，得到基板
。
[0006]第二方面，本申请实施例提供一种基于半加成法的超密线路蚀刻装置，包括：钻孔模块，用于在覆铜板上进行钻孔和镀通孔；压膜模块，用于在所述覆铜板的表面热压一层感光干膜；沉积模块，用于在所述感光干膜上进行曝光和显影，并对所述感光干膜露出的区域电镀沉积铜层形成导线；蚀刻模块，用于去除所述感光干膜，蚀刻去除所述覆铜板上露出的电镀层，得到基板
。
[0007]第三方面，本申请实施例提供一种电子设备，包括：存储器
、
处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时，实现如上所述的基于半加成法的超密线路蚀刻方法
。
[0008]第四方面，本申请实施例提供一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器执行时，实现如上所述的基于半加成法的超密线路蚀刻方法
。
[0009]本申请实施例，通过在覆铜板上进行钻孔和镀通孔；在覆铜板的表面热压一层感光干膜；在感光干膜上进行曝光和显影，并对感光干膜露出的区域电镀沉积铜层形成导线；去除感光干膜，蚀刻去除覆铜板上露出的电镀层，得到基板
。
通过对感光干膜露出的区域电
镀沉积铜层形成导线，提高导线的精度的同时，提升基板的阻抗精度；通过蚀刻去除覆铜板上露出的电镀层，得到基板，有效减少铜材用量，提高超密基板的生产良品率，有效降低超高密度基板的生产成本
。
本申请实施例通过在覆铜板上采用电化镀铜的方式，采用从无到有的方式，直接在覆铜板的表面形成导线，特别适合超高精密基板的生产，不仅提高超密基板的生产良品率，还有效控制基板的生产成本
。
[0010]本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到
。
附图说明
[0011]图1为本专利技术实施例一种基于半加成法的超密线路蚀刻方法的流程图；
[0012]图2为图1中步骤
S3000
的流程图；
[0013]图3为图2中步骤
S3200
的流程图；
[0014]图4为图3中步骤
S3300
的流程图；
[0015]图5为图1中步骤
S4000
的流程图；
[0016]图6为本专利技术实施例一种基于半加成法的超密线路蚀刻装置的结构图；
[0017]图7是本申请实施例提供的一种电子设备的结构示意图
。
具体实施方式
[0018]下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件
。
下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能理解为对本专利技术的限制
。
[0019]在本专利技术的描述中，需要理解的是，涉及到方位描述，例如上
、
下
、
前
、
后
、
左
、
右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位
、
以特定的方位构造和操作，因此不能理解为对本专利技术的限制
。
[0020]在本专利技术的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于
、
小于
、
超过等理解为不包括本数，以上
、
以下
、
以内等理解为包括本数
。
如果有描述到第一
、
第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系
。
[0021]本专利技术的描述中，除非另有明确的限定，设置
、
安装
、
连接等词语应做广义理解，所属
技术人员可以结合技术方案的具体内容合理确定上述词语在本专利技术中的具体含义
。
[0022]本专利技术实施例涉及的基于半加成法的超密线路蚀刻方法及其装置，是基于半加成法
(Semi
‑
Add it ive Process
，
SAP)。
其中，半加成法工艺是在生产超精细走线电路时用于降低积层材料耗散损耗
(Di ss ipat ion Factor
，
DF)
的成熟生产方法
。
该方法利用了加成法工艺步骤，在基底介质材料上添加铜，而不是用减成法工艺构建电路图形
。
在此之前，制造商只能生产出
3mi l
的线宽
、
线距，但使用
SAP
工艺后能可靠地生产出
1mi l
以下的线宽
、
线距
。
然而，目前
FC CSP
封装基板朝超高密度线路方向发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于半加成法的超密线路蚀刻方法，其特征在于，包括以下步骤：在覆铜板上进行钻孔和镀通孔；在所述覆铜板的表面热压一层感光干膜；在所述感光干膜上进行曝光和显影，并对所述感光干膜露出的区域电镀沉积铜层形成导线；去除所述感光干膜，蚀刻去除所述覆铜板上露出的电镀层，得到基板
。2.
根据权利要求1所述的一种基于半加成法的超密线路蚀刻方法，其特征在于，所述在所述感光干膜上进行曝光和显影，包括：在所述感光干膜上铺设带有图案的底片；通过激光器对所述感光干膜进行曝光
。3.
根据权利要求2所述的一种基于半加成法的超密线路蚀刻方法，其特征在于，所述通过激光器对所述感光干膜进行曝光，包括：把所述覆铜板放置在无尘室环境中，其中，所述无尘室环境的温度介乎于
18
‑
22℃
，所述无尘室环境的湿度介乎于
40
‑
60
％
RH
；启动所述激光器对所述感光干膜进行曝光，其中，所述激光器的曝光能量介乎于
45
‑
55mj
，所述激光器的曝光偏移量
PE
值介乎于
10
‑
15。4.
根据权利要求2所述的一种基于半加成法的超密线路蚀刻方法，其特征在于，所述在所述感光干膜上进行曝光和显影，还包括：将显影液均匀地喷淋在完成曝光的所述覆铜板上；将所述覆铜板上未曝光的区域去除，形成与所述图案一致的所述感光干膜
。5.
根据权利要求4所述的一种基于半加成法的超密线路蚀刻方法，其特征在于，所述将显影液均匀地喷淋在完成曝光的所述覆铜板上，包括：把所述覆铜板放置在传送带上，其中，所述传送带的线速介乎于
2.0
‑
3.0m/min
，所述覆铜板的显影温度介乎于
...

【专利技术属性】
技术研发人员：居永明，
申请(专利权)人：江门市和美精艺电子有限公司，
类型：发明
国别省市：