形成堆叠电容器动态随机存取存储器单元的方法技术

本发明专利技术涉及形成堆叠电容器动态随机存取存储器单元的方法。本发明专利技术包含一种半导体构造，其包含若干排接触插塞和若干排平行底板。插塞间距大约是板间距的两倍。本发明专利技术包含一种形成半导体构造的方法。在衬底上形成多个导电层，所述多个层相对于第一、第二和第三排接触插塞大体上垂直。蚀刻开口，其穿过所述多个导电层内的所述导电层的每一者。所述开口横向设置在所述第一与第二排接触插塞之间。蚀刻所述开口之后，在所述多个导电层上沉积介电材料，且在所述介电材料上沉积第二导电材料。本发明专利技术包含一种电子系统，其包含处理器和与所述处理器可操作地相关联的存储器。存储器装置具有包含双间距电容器的存储器阵列。

【技术实现步骤摘要】

本专利技术涉及半导体构造、动态随机存取存储器(DRAM)阵列、存储器单元和电子系 统。本专利技术另外涉及形成存储器阵列的方法和形成半导体构造的方法。
技术介绍
存储器单元和高密度动态随机存取存储器(DRAM)及其它电路的其它电路形体尺 寸的缩减是半导体制造中的持续目标。DRAM装置包括存储器单元阵列，每一存储器单元含 有存取晶体管和电容器。DRAM内形成有电连接(即，电容器与晶体管之间)的区域通常称 为有源区域。存储器阵列内的有源区域通常在大体水平方向上以蜿蜒方式交织在所述阵列 上(见图2)。阵列内的位线通常也相对于有源区域以反向蜿蜒方式水平地交织在所述阵列 上，其中阵列的字线相对于有源区域和位线大体上垂直延伸。在常规存储器单元和DRAM构造中，电容器通常形成为遵循有源区的蜿蜒交织。用 于产生此类常规电容器构造的掩膜和蚀刻工艺，尤其在高密度DRAM阵列的最小光刻尺寸 的情况下可能出现问题。因此，需要开发出替代的电容器构造和产生替代的电容器构造的 方法。
技术实现思路
在一个方面，本专利技术包含一种半导体构造，其包含第一接触插塞和第二接触插塞， 且具有第一底板和第二底板。所述第二接触插塞在第一方向上具有插塞宽度，并沿着第一 方向与第一接触插塞间隔第一距离。第一距离与插塞宽度的总和界定插塞间距。第一底板 与第一接触插塞电接触并在第一方向上具有板宽度。第一和第二底板在第一方向上相对于 彼此间隔第二距离。第二距离与板宽度的总和界定板间距。插塞间距约为板间距的两倍。在一个方面，本专利技术包含一种半导体构造，其具有接触插塞，其中第一底板与接触 插塞的上表面电接触。底板相对于上表面垂直向上延伸到第一高度。所述构造包含与第一 底板间隔一距离的第二底板，且具有绝缘支撑结构，所述绝缘支撑结构在上表面与第一高 度之间的第二高度处跨越第一与第二底板之间的距离。在一个方面，本专利技术包含一种DRAM阵列，其包含第一排接触插塞和与所述第一排 接触插塞间隔第一距离的第二排接触插塞。所述阵列额外包含与所述第二排接触插塞间隔 第二距离的第三排接触插塞，所述第二距离大于第一距离。第一多个底板存在于所述阵列 中，其中每一底板与第二排接触插塞内的单个接触插塞电接触，每一底板跨越第二距离。在一个方面，本专利技术包含一种存储器单元，其包含耦合到电容器的晶体管，所述电容器具有电连接到衬底内的接触插塞的单个垂直底板。所述单个垂直底板在第一邻近电容 器的第一底板与第二邻近电容器的第二底板之间水平对准。所述单个垂直底板在和第一邻 近电容器相关联的第一邻近接触插塞与和第二邻近电容器相关联的第二邻近接触插塞之 间通过。在一个方面，本专利技术包含一种形成存储器阵列的方法，其包含在衬底内提供多个 接触插塞，其中所述插塞排列成第一排和与所述第一排分离一间隙的第二排。形成一排个 别电容器板，其相对于彼此大体平行并跨越所述间隙。所述排电容器板包含第一组和第二 组电容器板。所述第一组的每一部件与第一排中的接触插塞相关联，且所述第二组的每一 部件与第二排中的接触插塞相关联。第二排的电容器板各插入在第一组的部件之间。在一个方面，本专利技术包含一种形成DRAM阵列的方法，其包含在衬底中形成多个接 触插塞，使得所述多个接触插塞包含第一排和与所述第一排分离第一距离的第二排，以及 与所述第二排分离第二距离的第三排，其中所述第二距离大于第一距离。第一、第二和第三 排插塞大体上平行。所述方法包含形成相对于第一、第二和第三排插塞大体垂直的多个导 电层。导电层的每一者延伸越过第一、第二和第三排。在第一与第二排插塞之间穿过导电 层的每一者形成开口以形成多个个别导电板，所述导电板跨越第二与第三排插塞之间的第 一距罔。在一个方面，本专利技术包含一种形成半导体构造的方法。所述方法包含提供具有第 一、第二和第三排接触插塞的衬底。在衬底上形成多个导电层，所述多个层相对于第一、第 二和第三排大体上垂直。所述多个导电层由第一组导电层和第二组导电层组成。所述第一 组导电层每一者与第三排所包括的个别接触插塞电接触，并与第一和第二排所包括的接触 插塞电隔离。所述第二组导电层每一者与第一排中的接触插塞以及第二排中的接触插塞电 接触。蚀刻出开口，其穿过所述多个导电层内的导电层的每一者。所述开口横向设置在第 一与第二排接触插塞之间。蚀刻出开口之后，在所述多个导电层上沉积介电材料，且在介电 材料上沉积第二导电材料。在一个方面，本专利技术包含一种电子系统，其包含处理器和与所述处理器可操作地 相关联的存储器装置。所述存储器装置具有存储器阵列，所述存储器阵列包含第一排接触 插塞、与所述第一排接触插塞间隔第一距离的第二排接触插塞，以及与所述第二排接触插 塞间隔第二距离的第三排接触插塞，其中所述第二距离大于第一距离。所述阵列额外包含 跨越第二距离的多个底部电容器板(bottom capacitor plate)。第二排插塞所包括的接触 插塞的每一者电连接到所述底部电容器板中的单个底部电容器板。附图说明下文参看以下附图描述本专利技术的优选实施例。图1是根据现有技术描绘一对示范性存储器阵列的简化示意图。图2是示范性6F2存储器阵列的电路布局的简化平面图。图3是根据本专利技术的一个方面处于预先处理阶段的半导体晶片碎片的示意横截面图。图4是处于图3的处理阶段之后的处理阶段的图3晶片碎片的视图。图5是处于图4的处理阶段之后的处理阶段的图3晶片碎片的视图。图6是处于图5的处理阶段之后的处理阶段的图3晶片碎片的视图。图7是处于图6的处理阶段之后的处理阶段的图3晶片碎片的视图。图8是处于图7中描绘的处理阶段的图3晶片碎片的俯视图。图7所示的横截面 是沿图8的线7-7截取的。图9是处于图7的处理阶段之后的处理阶段的图3晶片碎片的横截面侧视图。图10是处于图9的处理阶段之后的处理阶段的图3晶片碎片的视图。图11是处于图10的处理阶段之后的处理阶段的图3晶片碎片的视图。图12是处于图11的处理阶段之后的处理阶段的图3晶片碎片的视图。图13是处于图12的处理阶段之后的处理阶段的图3晶片碎片的视图。图14是处于图13的处理阶段之后的处理阶段的图3晶片碎片的视图。图15是处于图14的处理阶段之后的处理阶段的图3晶片碎片的视图。图16是处于图15的处理阶段之后的处理阶段的图3晶片碎片的视图。图17是处于图16的处理阶段之后的处理阶段的图3晶片碎片的视图。图18是处于图17所示的处理阶段的图3晶片碎片的俯视图。图17中描绘的横 截面是沿图18的线17-17截取的。图19是处于图18的处理阶段之后的处理阶段的图3晶片碎片的俯视图。图20是处于图19的处理阶段之后的处理阶段的图3晶片碎片的横截面图。图21是处于图20的处理阶段之后的处理阶段的图3晶片碎片的视图。图22是处于图21的处理阶段之后的处理阶段的图3晶片碎片的视图。图23是处于图7的处理阶段之后的替代处理阶段的图3晶片碎片的视图。图24是处于图23的处理阶段之后的处理阶段的图3晶片碎片的视图。图25是图24晶片碎片的俯视图，其中图24所示的视图是从线24_24截取的。图26是处于图25的处理阶段之后的处理阶段的图3晶片碎片的俯视图。图27是处于图26的处理阶段之后的处理阶段的图3晶片碎片的横截面侧视图。图28是处于图27的处理阶段之后的本文档来自技高网...

【技术保护点】
一种半导体构造，其包括：接触插塞，其具有上表面；第一底板，其与所述上表面电接触并相对于所述上表面垂直向上延伸到第一高度，所述第一底板经六面化且具有宽度大致相等的顶面和底面；第二底板，其与所述第一底板间隔一距离；以及绝缘支撑结构，其在所述上表面与所述第一高度之间的第二高度处跨越所述第一与第二底板之间的距离。

【技术特征摘要】
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【专利技术属性】
技术研发人员：沃纳云林，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]