降低芯片开关功耗的布局布线方法技术

本发明专利技术公开了降低芯片开关功耗的布局布线方法，该方法包括：获取芯片常规自动布局后的数据；采用基于时序偏移量的功耗布局优化法，对所述芯片常规自动布局后的数据进行功耗布局优化，得到优化功耗后的布局数据；根据所述优化功耗后的布局数据进行时钟树综合，得到时钟树综合后的数据；根据所述时钟树综合后的数据，结合金属布线规则，使用金属线与金属通孔进行逻辑器件之间的物理连接，从而完成芯片设计中后端的自动布线；及对完成自动布线的数据进行

【技术实现步骤摘要】
降低芯片开关功耗的布局布线方法


[0001]本专利技术涉及芯片低功耗设计
，具体涉及降低芯片开关功耗的布局布线方法
。

技术介绍

[0002]随现代化发展进程，节能已成为全球关注问题
。
同时人们对可移动产品的需求也日趋变高，市场对产品的续航能力有更大的要求
。
另外越大的功耗，意味着系统产生的热量越大，相应的散热元件成本也会增加，封装上也需要采用更加昂贵的材料或者冷却系统
、
面对以上问题，低功耗将是电子工业的发展趋势，已成为衡量芯片好坏的标准之一
。
[0003]从设计的进程来看，当需要开发低功耗芯片时，先由设计前端进行芯片构架的优化，比如低电压
、
低频
、
多电源电压设计等，逻辑电路方面常采用的是
Clock Gating
的方法
(
关断部分时钟
)。
仅限于前端芯片构架的改进是不足够的，实际上往往不能达到理想的效果，因为在设计中后端物理实现的过程中也存在着很多影响功耗的因素
。
比如，连接逻辑器件的金属线的宽度和长度，以及该金属线所处的物理环境等等，都可能直接影响该逻辑器件的负载寄生进而影响器件功耗
。

技术实现思路

[0004]本专利技术所要解决的技术问题是仅从芯片构架上进行低功耗设计存在局限性，而在芯片的中后端设计
(
物理实现
)
过程中存在着很多影响功耗的因素，比如连接逻辑器件的金属线的宽度和长度，以及该金属线所处物理环境等，会直接影响该逻辑器件的负载寄生进而影响器件功耗
。
[0005]本专利技术目的在于提供降低芯片开关功耗的布局布线方法，在对芯片进行物理实现设计中期，对逻辑电路进行分析得出高功耗发生可能的金属互连线，在实际物理版图设计中对该部分金属互连线进行优化控制，降低信号线上的寄生，减小器件的负载从而达到降低开关功耗的目的，对整体功耗能达到5％到
10
％的降低，在一些超低功耗要求的产品中，仅使用常规芯片低功耗设计方法无法达到设计要求时，可采用本专利技术方法进行进一步的功耗改善
。
[0006]本专利技术通过下述技术方案实现：
[0007]本专利技术提供了降低芯片开关功耗的布局布线方法，该方法包括：
[0008]获取芯片常规自动布局后的数据；
[0009]采用基于时序偏移量的功耗布局优化法，对芯片常规自动布局后的数据进行功耗布局优化，得到优化功耗后的布局数据；
[0010]根据优化功耗后的布局数据进行时钟树综合，得到时钟树综合后的数据；
[0011]根据时钟树综合后的数据，结合金属布线规则，使用金属线与金属通孔进行逻辑器件之间的物理连接，从而完成芯片设计中后端的自动布线
。
[0012]进一步地，采用基于时序偏移量的功耗布局优化法，对芯片常规自动布局后的数
据进行功耗布局优化，得到优化功耗后的布局数据，包括：
[0013]对芯片常规自动布局后的数据进行文件导出，得到当前寄生报告
、
当前电路和时序报告；
[0014]对当前电路进行逻辑仿真，查看逻辑仿真的波形，并确认当前电路的逻辑是否正确；同时导出当前电路中信号翻转情况作为第一电路翻转报告；
[0015]根据第一电路翻转报告和时序报告，进行相应报告解析，得到时序偏移量；
[0016]根据时序偏移量，采用时序路径约束法设置新约束条件；其中，时序路径约束法即
path_margin
的约束方式，是一种现有约束方法
。
[0017]根据新约束条件进行二次自动布局，得到优化功耗后的布局数据
。
[0018]进一步地，还包括：
[0019]从优化功耗后的布局数据中导出对应的时序报告和寄生报告，根据对应的时序报告和寄生报告进行判断获得判断结果；
[0020]当判断结果为高频信号寄生与最初的寄生相比较未减小
(NG)
，则调整新约束条件，重新进行功耗布局优化；
[0021]当判断结果为时序违反，则调整新约束条件，重新进行功耗布局优化；
[0022]当判断结果为高频信号寄生减小，且满足时序要求的布局数据，则布局功耗优化结束
。
[0023]进一步地，当前寄生报告用于记载每条逻辑连线当前寄生情况；
[0024]当前电路用于记载前逻辑网表；
[0025]时序报告用于记载当前每条逻辑连线时序情况
。
[0026]进一步地，第一电路翻转报告包括仿真区间
、
逻辑状态为0的持续时间
、
逻辑状态为1的持续时间
、
信号翻转的总次数
、
不定态
X
的时间和竞争冒险次数；
[0027]其中，信号翻转的总次数包括信号从0翻转到1的次数和信号从1翻转到0的次数；
[0028]竞争冒险次数是不计入信号翻转的总次数中
。
[0029]进一步地，根据第一电路翻转报告和时序报告，进行相应报告解析，得到时序偏移量，包括：
[0030]采用第一电路翻转报告给每条逻辑连线标记上翻转频率，通过翻转频率的不同进行第一次筛选，选出具备优化场景的逻辑电路及待进行功耗布局优化的对象器件；
[0031]判断对象器件中的低频信号的第一时序是否存在余量
、
判断对象器件中的高频信号的第二时序是否存在余量；
[0032]选取第一时序和第二时序中时最小的时序余量作为时序偏移量
。
[0033]进一步地，第一时序是建立时间时序，当低频信号延迟增大太多会违反建立时间，判断公式为：
T+Skew
‑
Data
＞
setup
，
T
为时钟周期，
Skew
为时钟偏移量，
Data
为数据延迟，
setup
为建立时间；
[0034]第二时序是保持时间时序，当高频信号延迟降低太多将违反保持时间，判断公式为：
Data
‑
Skew
＞
hold
，
Data
为数据延迟，
Skew
为时钟偏移量，
hold
为保持时间
。
[0035]进一步地，根据时钟树综合后的数据，结合金属布线规则，使用金属线与金属通孔进行逻辑器件之间的物理连接，从完成芯片设计中后端的自动布线，包括：
[0036]根据时钟树综合后的数据，导出时钟树综合后的当前电路；
[0037]对时钟树综合后的当前电路进行逻辑仿真，查看逻辑仿真的波形，并确认时钟树综合后的当前电路的逻辑是否正确；同时导出时钟树综合后的当前电路中信号翻转情况作为第二电路翻转报告；
[0038本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
降低芯片开关功耗的布局布线方法，其特征在于，该方法包括：获取芯片常规自动布局后的数据；采用基于时序偏移量的功耗布局优化法，对所述芯片常规自动布局后的数据进行功耗布局优化，得到优化功耗后的布局数据；根据所述优化功耗后的布局数据进行时钟树综合，得到时钟树综合后的数据；根据所述时钟树综合后的数据，结合金属布线规则，使用金属线与金属通孔进行逻辑器件之间的物理连接，从而完成芯片设计中后端的自动布线
。2.
根据权利要求1所述的降低芯片开关功耗的布局布线方法，其特征在于，采用基于时序偏移量的功耗布局优化法，对所述芯片常规自动布局后的数据进行功耗布局优化，得到优化功耗后的布局数据，包括：对所述芯片常规自动布局后的数据进行文件导出，得到当前寄生报告
、
当前电路和时序报告；对所述当前电路进行逻辑仿真，查看逻辑仿真的波形，并确认当前电路的逻辑是否正确；同时导出当前电路中信号翻转情况作为第一电路翻转报告；根据所述第一电路翻转报告和所述时序报告，进行相应报告解析，得到时序偏移量；根据所述时序偏移量，采用时序路径约束方法设置新约束条件；根据所述新约束条件进行二次自动布局，得到优化功耗后的布局数据
。3.
根据权利要求2所述的降低芯片开关功耗的布局布线方法，其特征在于，还包括：从优化功耗后的布局数据中导出对应的时序报告和寄生报告，根据对应的时序报告和寄生报告进行判断获得判断结果；当判断结果为高频信号寄生与最初的寄生相比较未减小，则调整新约束条件，重新进行功耗布局优化；当判断结果为时序违反，则调整新约束条件，重新进行功耗布局优化；当判断结果为高频信号寄生减小，且满足时序要求的布局数据，则布局功耗优化结束
。4.
根据权利要求2所述的降低芯片开关功耗的布局布线方法，其特征在于，所述当前寄生报告用于记载每条逻辑连线当前寄生情况；所述当前电路用于记载前逻辑网表；所述时序报告用于记载当前每条逻辑连线时序情况
。5.
根据权利要求2所述的降低芯片开关功耗的布局布线方法，其特征在于，所述第一电路翻转报告包括仿真区间
、
逻辑状态为0的持续时间
、
逻辑状态为1的持续时间
、
信号翻转的总次数
、
不定态的时间和竞争冒险次数；其中，所述信号翻转的总次数包括信号从0翻转到1的次数和信号从1翻转到0的次数；所述竞争冒险次数是不计入信号翻转的总次数中
。6.
根据权利要求2所述的降低芯片开关功耗的布局布线方法，其特征在于，根据所述第一电路翻转报告和所述时序报告，进行相应报告解析，得到时序偏移量，包括：采用所述第一电路翻转报告给每条逻辑连线标记上翻转频率，通过翻转频率的不同进行第一次筛选，选出具备优化场景的逻辑电路及待进行功耗布局优化的对象器件；判断所述对象器件中的低频信号的第一时序是否存在余量
...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：创视微电子成都有限公司，
类型：发明
国别省市：