一种高频差分时钟电路及电子设备制造技术

本发明专利技术公开了一种高频差分时钟电路及电子设备，涉及集成电路技术领域，其技术方案要点是：单端到差分电路，用于将接收到的单时钟信号生成第一差分时钟信号；驱动可控缓冲器，用于调节第一差分时钟信号的占空比后输出第二差分时钟信号；时钟偏移调节电路，用于调节第二差分时钟信号的时钟偏移后输出第三差分时钟信号；低通滤波器，用于采集第三差分时钟信号的占空比信息；基准电压生成电路，用于产生基准电压；运算放大器，用于将经占空比信息转换后的采样电压与基准电压进行比较，并反馈调控驱动可控缓冲器的驱动能力。本发明专利技术可以对信号的占空比进行精准调控，时钟路径无需引入大量电容，集成电路的占用面积更小，可以实现高频率的时钟调节。高频率的时钟调节。高频率的时钟调节。

【技术实现步骤摘要】
一种高频差分时钟电路及电子设备


[0001]本专利技术涉及集成电路
，更具体地说，它涉及一种高频差分时钟电路及电子设备。

技术介绍

[0002]在时序电路中，时钟信号对整个电路起着至关重要的作用。时钟信号通常由PLL(锁相环)等时钟发生电路生成，然后提供给各个模块使用。但是时钟在传输到各个模块的过程中，由于传输路径的寄生参数，以及周围环境的干扰，信号到达接收端的时候占空比(Duty)和时钟偏移(Skew)会恶化。如图1所示，CLKP/CLKN是时钟电路产生的一对差分时钟信号，理想状态下各个时钟的周期T相等，CLKP和CLKN极性相反即相位相差180
°
，CLKP的上升沿与CLKN的下降沿的时钟偏移量为0，且时钟信号的高低电平时间相等即占空比Duty为0.5。但是经过传输路径后，由于传输路径上的干扰及传输路径的不匹配等原因，到达接收端的实际时钟信号CLKP1和CLKP2的相对位置发生了偏移即时钟偏移量恶化，占空比Duty也不再是0.5。
[0003]作为接收端，一个特性好的输入时钟是设计品质的基本保证。为解决上述问题，传统技术中通过提高信号发生端(即信号源)的输出特性，在信号发生端产生一个时钟偏移量小，占空比准确且抗干扰能力强的信号；同时对传输路径做信号屏蔽等抗干扰处理，以及尽可能的去匹配差分时钟，从而保证差分特性。但在时钟频率较高时，传输路径较小的寄生干扰也会对时钟信号产生较大的影响，况且差分传输路径(尤其是较长路径)不可能做到绝对的相同或者说做到绝对相同代价很大(比如面积增大等)，所以从信号源传输到接收端的过程中，特性的恶化是很难完全避免的。
[0004]为此，现有技术中记载有将单信号转换为差分信号，通过采样和比较得到的占空比信息，利用负反馈的原理，调节信号的比特位来改变接入电路中的电容量来调节Duty。然而，由于改变接入电路中的电容量是通过改变接入电路中的电容数量来实现的，由于接入电路中的电容量并不能达到连续性改变，其调节灵敏度和精度低；同时，时钟路径上引入大量电容，不仅集成电路的占用面更大，且难以实现高频率的时钟调节。因此，如何研究设计一种能够克服上述缺陷的高频差分时钟电路是我们目前急需解决的问题。

技术实现思路

[0005]为解决现有技术中的不足，本专利技术的目的是提供一种高频差分时钟电路及电子设备，通过电流调节MOS管驱动，可以对信号的占空比进行精准调控，时钟路径无需引入大量电容，集成电路的占用面积更小，可以实现高频率的时钟调节。
[0006]本专利技术的上述技术目的是通过以下技术方案得以实现的：
[0007]第一方面，提供了一种高频差分时钟电路，包括：
[0008]单端到差分电路，用于将接收到的单时钟信号生成第一差分时钟信号；
[0009]驱动可控缓冲器，用于通过电流调节MOS管驱动的方式调节第一差分时钟信号的
占空比后输出第二差分时钟信号；
[0010]时钟偏移调节电路，用于调节第二差分时钟信号的时钟偏移后输出第三差分时钟信号；
[0011]低通滤波器，用于采集第三差分时钟信号的占空比信息；
[0012]基准电压生成电路，用于产生基准电压；
[0013]运算放大器，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器的驱动能力。
[0014]进一步的，所述单端到差分电路包括：
[0015]差分时钟偏移调整结构，由第二反相器B2和第三反相器B3反向并接构成；
[0016]上支路，由传输门S和第二缓冲器A2串联连接组成；
[0017]下支路，由第一反相器B1和第三缓冲器A3串联连接组成；
[0018]其中，单时钟信号经第一缓冲器A1后输入到上支路和下支路，生成第一差分时钟信号。
[0019]进一步的，所述驱动可控缓冲器由两个缓冲单元组成，每一个所述缓冲单元均包括缓冲器以及MOS管M15
‑
M18。
[0020]进一步的，所述运算放大器为双端输入双端输出的差分放大器。
[0021]进一步的，所述运算放大器包括输入级放大器和第二级放大器；
[0022]其中，输入级放大器为NMOS输入对的基本差分放大器，基本差分放大器将收到的信号放大后输出给第二级放大器；
[0023]第二级放大器为二极管连接的PMOS做负载的差分放大器和电流镜，第二级放大器将电压信号转换成电流信号。
[0024]进一步的，所述时钟偏移调节电路包括：
[0025]差分时钟偏移调整结构，由第四反相器B4和第五反相器B5反向并接构成；
[0026]第一支路，由第四缓冲器A4和第五缓冲器A5串联连接组成；
[0027]第二支路，由第六缓冲器A6和第七缓冲器A7串联连接组成。
[0028]进一步的，所述低通滤波器为由RC组成的LPF低通滤波电路。
[0029]第二方面，提供了一种高频差分时钟电路，包括：
[0030]驱动可控缓冲器，用于通过电流调节MOS管驱动的方式调节单时钟信号的占空比后输出第一时钟信号；
[0031]单端到差分电路，用于将接收到的第一时钟信号生成第四差分时钟信号；
[0032]低通滤波器，用于采集第一时钟信号的占空比信息；
[0033]基准电压生成电路，用于产生基准电压；
[0034]运算放大器，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器的驱动能力。
[0035]第三方面，提供了一种电子设备，包括至少一个如第一方面所述的一种高频差分时钟电路。
[0036]第四方面，提供了一种电子设备，包括至少一个如第二方面所述的一种高频差分时钟电路。
[0037]与现有技术相比，本专利技术具有以下有益效果：
[0038]1、本专利技术所提供的的一种高频差分时钟电路，通过电流调节MOS管驱动，可以对信号的占空比进行精准调控，时钟路径无需引入大量电容，集成电路的占用面积更小，可以实现高频率的时钟调节，有效解决了时钟传输到接收端特性恶化的问题，在不改变时钟频率的前提下，为高频时序电路设计者提供了更加优秀的时钟信号，为高频时序电路的设计提供了有力条件；
[0039]2、本专利技术通过时钟偏移调节电路对经过占空比调节后的信号进行时钟偏移调节，可以有效消除驱动可控缓冲器所带来的调节误差，且相比于以往电容调节方式而言，能够适应正弦波信号或类正弦波信号，且实现对波信号的波形形态、占空比以及电压幅值的调整，适用范围更广；
[0040]3、本专利技术通过负反馈方式来灵活调整驱动可控缓冲器的驱动能力，能够控制静态工作电流，系统占空比达到稳定的时间可调整；
[0041]4、本专利技术针对一对差分时钟信号，设置有两个调节负反馈环路，分别调节差分时钟的同相时钟和反向时钟，精度更高；
[0042]5、本专利技术可以通过控制差分放大器的基准电流，加快整个系统达到稳定输出的状态所需要的时间。...

【技术保护点】

【技术特征摘要】
1.一种高频差分时钟电路，其特征是，包括：单端到差分电路(1)，用于将接收到的单时钟信号生成第一差分时钟信号；驱动可控缓冲器(2)，用于通过电流调节MOS管驱动的方式调节第一差分时钟信号的占空比后输出第二差分时钟信号；时钟偏移调节电路(3)，用于调节第二差分时钟信号的时钟偏移后输出第三差分时钟信号；低通滤波器(4)，用于采集第三差分时钟信号的占空比信息；基准电压生成电路(5)，用于产生基准电压；运算放大器(6)，用于将经占空比信息转换后的采样电压与基准电压进行比较，并依据比较结果反馈调控驱动可控缓冲器(2)的驱动能力。2.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述单端到差分电路(1)包括：差分时钟偏移调整结构，由第二反相器B2和第三反相器B3反向并接构成；上支路，由传输门S和第二缓冲器A2串联连接组成；下支路，由第一反相器B1和第三缓冲器A3串联连接组成；其中，单时钟信号经第一缓冲器A1后输入到上支路和下支路，生成第一差分时钟信号。3.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述驱动可控缓冲器(2)由两个缓冲单元组成，每一个所述缓冲单元均包括缓冲器以及MOS管M15
‑
M18。4.根据权利要求1所述的一种高频差分时钟电路，其特征是，所述运算放大器(6)为双端输入双端输出的差分放大器。5.根据权利要求4所述的一种高频差分时钟电路，其特征是，所述运算放大器(6)包括输入级放大器和第二...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：创视微电子成都有限公司，
类型：发明
国别省市：