半导体结构、可逆可编程器件及其编程方法技术

本发明专利技术提供了一种半导体结构、可逆可编程器件及其编程方法。该可逆可编程器件包括：第一导电类型的掺杂半导体衬底；位于掺杂半导体衬底中第二导电类型的掺杂阱区；位于掺杂阱区的第一部分上第一导电类型的第一掺杂层有；位于掺杂半导体衬底的第一部分上且与掺杂阱区间隔开第二导电类型的第二掺杂层；位于掺杂半导体衬底中且邻接掺杂阱区的沟槽，其中沟槽包括导电或半导体沟槽填充体；以及位于沟槽上且与沟槽电连接的导电层，用于施加偏置电压到沟槽填充体，其中在接地电压施加到沟槽填充体之后，该可逆可编程器件具有未偏置触发电压；在第一正偏置电压施加到沟槽填充体之后，该可逆可编程器件具有高于未偏置触发电压的至少第一偏置触发电压。

【技术实现步骤摘要】

本专利技术总体涉及一种集成半导体器件，该集成半导体器件包含具有由SiGe或 SiGeC层的第一部分形成的基极区的异质结双极晶体管(HBT)器件、以及具有由SiGe或 SiGeC层的第二部分形成的互连的另一个半导体器件。而且，本专利技术涉及一种包括沟槽偏置 PNPN可控硅整流器(SCR)的可逆可编程器件或存储器件。
技术介绍
移动通信的持续增长促进了射频(RF)通信的发展。尤其是，这个不断扩大的市场 要求功率消耗更低并且性能提高。已经发现许多应用的一种可能的技术方案是双极互补金属氧化物半导体 (BiCMOS)技术。在标准双极互补金属氧化物半导体(BiCMOS)技术中，互补金属氧化物半导 体(CMOS)工序与双极工序分隔开，从而避免金属氧化物半导体场效应晶体管(M0SFET)和 双极晶体管之间的注入和处理问题。通常需要额外的工序来形成双极晶体管，这会导致处 理时间加长并且制造成本增加。需要一种在利用非常少的额外工序或者无需额外工序的情况下集成双极晶体管 工序和传统CMOS工艺的方法。利用芯片上系统(S0C)和芯片上网络(N0C)，对于共用芯片 上的数字、模拟和RF电路以及逻辑和存储器件的要求高。在有线和无线通信系统中，对于 CM0S、RF CM0S、RF横向扩散金属氧化物半导体(LDMOS)、RFBiCM0S SiGe或SiGeC和砷化镓 技术的需求不断增加。因此，期望在共用系统中形成具有存储器的HBT基器件、具有磁滞现 象的电路和高压器件。此外，期望通过集成SiGe HBT器件和高压电路来使得能够在25伏 和40伏下进行电压控制和功率控制应用。而且，在40伏的功率控制应用需要具有高于该电源电压的触发条件的静电放电 (ESD)网络。在利用LDM0S晶体管的功率技术中，需要25伏和40伏电源条件。在标准CMOS 技术中，利用低压结和阱击穿电压，不可能在该电压范围中提供ESD网络。在标准CMOS技 术中，n型阱区的击穿电压可以低于40伏，这防止在p扩散区、n型阱区、p衬底和n扩散区 中形成可控硅整流器(SCR)。不断需要具有更高触发条件的改进型SCR，它可以用作在高于40伏电源条件下的 ESD结构。期望将高压元件集成到CMOS、高压CMOS或者RF BiCMOS SiGe系统中。今天，还 不存在这种将高压元件例如高压SCR集成到CMOS或者BiCMOS SiGe/SiGeC应用中的集成 系统。此外，由于与BiCMOS技术相关的成本，期望形成这种集成系统而没有额外掩模步骤 或成本。
技术实现思路
在一个方面中，本专利技术涉及一种集成半导体器件，包括半导体衬底；第一半导体器件，该第一半导体器件包括位于该半导体衬底的第一区中的异质结双极晶体管(HBT)，其中该HBT包括基极区，该基极区包含SiGe或SiGeC层的第一部分；以及第二半导体器件，该第二半导体器件位于该半导体衬底的第二区中，其中所述第 二半导体器件包括互连，该互连包含SiGe或SiGeC层的第二部分。优选地而非必需地，SiGe或SiGeC层的第二部分包括不同结晶度的不同段。例如， SiGe或SiGeC层的第二部分可以包括多晶段和单晶段。在本专利技术的具体实施例中，第二半导体器件是包括沟槽电容器和场效应晶体管 (FET)的存储器件，它们通过SiGe或SiGeC层的第二部分而电连接在一起。在本专利技术的可选实施例中，如果该半导体衬底掺杂有ρ型掺杂剂，则第二半导体 器件是沟槽偏置PNPN可控硅整流器(SCR)。该沟槽偏置PNPN SCR包括位于该ρ型掺杂半 导体衬底中的η型阱上的ρ型阳极、位于该ρ型掺杂半导体衬底上且与该η型阱间隔开的η 型阴极、以及位于该半导体衬底中且邻接该η型阱区域的多晶硅填充沟槽。具体而言，SiGe 或SiGeC层的第二部分位于该多晶硅填充沟槽上且电接触该多晶硅填充沟槽，以便施加偏 置电压到该沟槽。该沟槽偏置PNPN SCR包含五个电极，所述五个电极包括P型阳极、η型阴极、电连 接到η型阱的第一附加电极、电连接到ρ型掺杂半导体衬底的第二附加电极、以及电连接到 SiGe或SiGeC层的第二部分的第三附加电极。可替换地，如果SiGe或SiGeC层的第二部分延伸以形成进一步与ρ型掺杂半导体 衬底电接触的电接触件，则该沟槽偏置PNPN SCR可以仅包含四个电极，所述四个电极包括 P型阳极、η型阴极、电连接到η型阱的第一附加电极、电连接到SiGe或SiGeC层的第二部 分的第二附加电极。而且，如果SiGe或SiGeC层的第二部分延伸以进一步形成与η型阱电接触的电接 触件，则该沟槽偏置PNPN SCR仅包含四个电极，所述四个电极包括ρ型阳极、η型阴极、电 连接到P型掺杂半导体衬底的第一附加电极、电连接到SiGe或SiGeC层的第二部分的第二 附加电极。在另一个方面中，本专利技术涉及一种用于形成集成半导体器件的方法，包括提供半导体衬底；在半导体衬底的第一区中形成包括异质结双极晶体管(HBT)的第一半导体器件， 并在半导体衬底的第二区中形成第二半导体器件；在第一区和第二区上形成SiGe或SiGeC层，其中SiGe或SiGeC层的第一部分形 成HBT中的基极区，并且其中SiGe或SiGeC层的第二部分形成第二半导体器件中的互连。在另一个方面中，本专利技术涉及一种半导体衬底，包括具有第一导电类型的掺杂半导体衬底；位于该掺杂半导体衬底中的掺杂阱区，其中该掺杂阱区具有相反的第二导电类 型；位于该掺杂阱区的第一部分上的第一掺杂层，其中该第一掺杂层具有第一导电类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层，其中该第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到该沟槽填充体。优选地而非必需地，该沟槽填充体包括多晶硅。而且，该导电层优选包括SiGe或SiGeC0在本专利技术的具体实施例中，该第一导电类型是ρ型，并且该第二导电类型是η型。通过这种方式，该半导体衬底包括沟槽偏置PNPNSCR。更具体而言，本专利技术的该沟槽偏置PNPN SCR器件包括五个电极，所述五个电极包 括电连接到P型导电性的第一掺杂层的阳极、电连接到η型导电性的第二掺杂层的阴极、电 连接到P型掺杂半导体衬底的第一附加电极、电连接到η型掺杂阱区的第二附加电极、以及 电连接到导电层的第三附加电极。可替换地，如果该导电层延伸以进一步形成与P型掺杂 半导体衬底电接触的电接触件，则该沟槽偏置PNPN SCR可以仅包含四个电极，所述四个电 极包括电连接到P型导电性的第一掺杂层的阳极、电连接到η型导电性的第二掺杂层的阴 极、电连接到η型掺杂阱区的第一附加电极、以及电连接到导电层的第二附加电极。而且， 如果该导电层延伸以进一步形成与η型掺杂阱区电接触的电接触件，则该沟槽偏置PNPN SCR可以仅包含四个电极，所述四个电极包括电连接到ρ型导电性的第一掺杂层的阳极、电 连接到η型导电性的第二掺杂层的阴极、电连接到ρ型掺杂半导体衬底的第一附加电极、以 及电连接到导电层的第二附加电极。在本专利技术的可替换实施例中，该第一导电类型是η型，并且该第二导电类型是ρ 型。因此，该半导体结构包括沟槽偏置NPN本文档来自技高网...

【技术保护点】
一种半导体结构，包括：具有第一导电类型的掺杂半导体衬底；位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相反的第二导电类型；位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂层具有第一导电类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层，其中所述第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到该导电或半导体沟槽填充体。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：史蒂文H沃尔德曼，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]