基于忆阻器的非易失制造技术

本发明专利技术提供一种利用

【技术实现步骤摘要】
基于忆阻器的非易失SRAM存内计算电路、阵列和方法


[0001]本专利技术实例涉及电路设计领域，尤其涉及一种基于忆阻器的非易失性
SRAM
存内计算电路
、
阵列和方法
。

技术介绍

[0002]目前，神经网络等数据密集型应用正在逐渐兴起，并被广泛地应用在人们日常生活中的诸多领域
。
然而，在传统冯诺依曼架构下，计算单元和存储单元的分离会导致在执行此类数据密集型和计算密集型任务时，在数据搬移上产生海量的能耗和延时开销，因此造成的问题被称为内存墙问题
。
[0003]近来，多种非易失性静态随机存储器
(non
‑
volatile SRAM
，
nvSRAM)
单元结构被提出，这种电路结构能够将数据存储在阻变存储器
(Resistive Random Access Memory
，
ReRAM)
等非易失存储单元中，在需要使用的时候再将其恢复至
SRAM
单元中
。
[0004]同时，基于静态随机存储器
(SRAM)
的存内运算
(compute
‑
in
‑
memory,CIM)
架构的神经网络加速器被提出用来解决传统计算架构中面临的内存墙问题
。
这类新型神经网络加速器能够高能效
、
低延时地完成数据密集型的应用，因此被广泛地部署到资源受限的边缘端
。
然而在
SRAM CIM
中，由于
SRAM
单元面积较大，在有限的片上资源下能够存储的神经网络权值十分有限，无法将大规模神经网络权值完整地存储在片上，导致在执行神经网络时仍然需要在数据存储单元和加速器之间进行大量的数据传输，使神经网络计算能耗大大增加
。
另外，多种基于
ReRAM
交叉阵列的神经网络加速器也被提出
。
这类新型神经网络加速器能够高密度地存储数据，大大减少数据搬移
。
此类加速器在进行计算时，通过基尔霍夫电流定律实现乘累加，这种存算机制在进行计算时存在直流通路，导致电路整体功耗较高；同时，
ReRAM
器件会受到权值扰动的影响，使得
ReRAM
器件实际阻值偏离理想值，使计算结果出现误差，降低神经网络精度
。
[0005]因此，如何实现对大规模神经网络权值的高密度存储和高能效高精度的神经网络加速是当前神经网络加速器面临的一个重要挑战
。

技术实现思路

[0006]针对现有技术中的缺陷，本专利技术的目的是提供一种基于忆阻器的非易失性
SRAM
单元电路
、
阵列
、
映射和加速方法
。
[0007]根据本专利技术的一个方面，提供一种利用
ReRAM
器件进行数据存储的
nvSRAM
‑
CIM
单元电路，包括
:
[0008]SRAM
存储单元，所述
SRAM
存储单元包括6管
SRAM
存储单元和一个控制管；
[0009]ReRAM
数据存储电路，所述
ReRAM
数据存储电路与所述
SRAM
存储单元的
Q
节点连接；
[0010]所述
SRAM
存储单元中的权值存储至所述
ReRAM
数据存储电路中；
[0011]所述
ReRAM
数据存储电路中存储的权值恢复至所述
SRAM
存储单元中；
[0012]利用所述
SRAM
存储单元中的权值进行存内计算
。
[0013]优选地，所述
SRAM
存储单元共包含7个晶体管，其中5个
NMOS
管记为
N1～
N4、N7，2个
PMOS
管记为
P1～
P2；
[0014]所述
P1和
N1组成一个反相器，所述
P2和
N2构成另一个反相器，所述两个反相器交叉耦合形成反相器环，作为数据存储模块；
[0015]所述
N3和
N4管为传输管，将所述
SRAM
存储单元的数据存储节点
Q
和
QB
，分别与位线
BL、
反位线
BLB
连接，由字线
WL
控制，完成数据的读写；
[0016]所述
N7
管为在6管
SRAM
单元底部添加一个列共享的控制管
。
[0017]优选地，所述
ReRAM
数据存储电路包括若干个被分成多个组的
ReRAM
器件，第
i
组
ReRAM
中的第
j
个
ReRAM
器件记为
R
i_j
，同一组的
ReRAM
器件由同一个
NMOS
管
N
Gi
控制；
[0018]在选定特定的
ReRAM
器件
R
i_j
时，通过
N
Gi
管对
ReRAM
所在的第
i
组进行选择；
[0019]再通过
SL
j
对第
i
组中的第
j
个
ReRAM
器件进行选择
。
[0020]根据本专利技术的第二个方面，提供一种基于
nvSRAM
‑
CIM
单元的存内运算子阵列，包括由所述的
nvSRAM
‑
CIM
存算电路构成的阵列，所述阵列尺寸与神经网络尺寸适配；还包括预充电结构
、
输入信号译码器
、
阵列信号控制器
、ADC
和
S&A
电路；
[0021]所述神经网络权值存储在所述阵列
nvSRAM
‑
CIM
存算电路的每个
SRAM
单元连接的
ReRAM
器件中
。
[0022]输入信号根据输入信号译码器结果按行输入到所述阵列中；
[0023]计算结果按列输出到对应的所述
ADC
中；
[0024]通过移位加法器得到最后的乘累加结果
。
[0025]根据本专利技术的第三个方面，提供一种神本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种利用
ReRAM
器件进行数据存储的
nvSRAM
‑
CIM
单元电路，其特征在于，包括
:SRAM
存储单元，所述
SRAM
存储单元包括6管
SRAM
存储单元和一个控制管；
ReRAM
数据存储电路，所述
ReRAM
数据存储电路与所述
SRAM
存储单元的
Q
节点连接；所述
SRAM
存储单元中的权值存储至所述
ReRAM
数据存储电路中；所述
ReRAM
数据存储电路中存储的权值恢复至所述
SRAM
存储单元中；利用所述
SRAM
存储单元中的权值进行存内计算
。2.
根据权利要求1所述的一种利用
ReRAM
器件进行数据存储的
nvSRAM
‑
CIM
单元电路，其特征在于，所述
SRAM
存储单元共包含7个晶体管，其中5个
NMOS
管记为
N1～
N4、N7，2个
PMOS
管记为
P1～
P2；所述
P1和
N1组成一个反相器，所述
P2和
N2构成另一个反相器，所述两个反相器交叉耦合形成反相器环，作为数据存储模块；所述
N3和
N4管为传输管，将所述
SRAM
存储单元的数据存储节点
Q
和
QB
，分别与位线
BL、
反位线
BLB
连接，由字线
WL
控制，完成数据的读写；所述
N7
管为在6管
SRAM
单元底部添加一个列共享的控制管
。3.
根据权利要求1所述的一种利用
ReRAM
器件进行数据存储的
nvSRAM
‑
CIM
单元电路，其特征在于，所述
ReRAM
数据存储电路包括若干个被分成多个组的
ReRAM
器件，第
i
组
ReRAM
中的第
j
个
ReRAM
器件记为
R
i_j
，同一组的
ReRAM
器件由同一个
NMOS
管
N
Gi
控制，每一组中的第
j
个
ReRAM
器件对应一个信号
SL
j
；在选定特定的
ReRAM
器件
R
i_j
时，通过
N
Gi
管对
ReRAM
所在的第
i
组进行选择
,
再通过信号
SL
j
对第
i
组中的第
j
个
ReRAM
器件进行选择
。4.
一种基于
nvSRAM
...

【专利技术属性】
技术研发人员：孙亚男，李学清，何卫锋，徐浏凯，刘松原，李智，汪登峰，毛志刚，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：