一种电路设计的寄存器传输级资源预测方法技术

本发明专利技术提供一种电路设计的寄存器传输级资源预测方法

【技术实现步骤摘要】
一种电路设计的寄存器传输级资源预测方法、装置及设备


[0001]本专利技术涉及电子设计
，特别是一种电路设计的寄存器传输级资源预测方法
、
装置及设备
。

技术介绍

[0002]在电子设计中，资源估算是评估电路设计的硬件资源需求的关键步骤
。
对于高密度
FPGA
（
Field
‑
Programmable Gate Array
，现场可编程门阵列）原型验证系统而言，对于给定的
RTL
（
Register Transfer Level
，寄存器传输级）描述，它所需的
FPGA
片上硬件资源数量一般需要在完成逻辑打包和布线后，才可以全部得到
。
然而这就带来以下问题：一是当电路设计的规模较大时，从
RTL
描述到布线的设计综合流程往往需要花费几个小时乃至数十小时
。
当出现片上资源不足时，设计者需要修改
RTL
描述并进行耗时较长的设计综合流程迭代
。
若用户的设计超过百亿门，进行一次迭代所耗费的时间成本与人力成本都将是不可预计的；二是由于高密度
FPGA
原型验证划分阶段需要以设计资源使用情况来划分合理的分割边界，合理的分割边界将会对设计在满足硬件
FPGA
组网前提下为系统的运行
、
规划
、
验证和调试提供良好的帮助，而分割边界的确认需要以
RTL
设计中的每个层级中每个节点的模块实例的各项资源作为依据
。
现有技术中，无法有效地对电路设计所需要的资源进行估算，不利用提高电路设计的原型验证效率
。

技术实现思路

[0003]本专利技术要解决的技术问题是提供一种电路设计的寄存器传输级资源预测方法
、
装置及设备，可以在快速且准确的预估电路设计的
FPGA
片上资源，可以提高电路设计的原型验证效率
。
[0004]为解决上述技术问题，本专利技术的技术方案如下：一种电路设计的寄存器传输级资源预测方法，包括：获取目标电路设计的寄存器传输级
RTL
代码；对所述
RTL
代码进行语法特征分析，得到与硬件资源相关的目标特征信息；将所述目标特征信息输入现场可编程逻辑门阵列
FPGA
片上资源预测模型进行资源预测处理，得到所述目标电路设计的预测硬件资源；所述
FPGA
片上资源预测模型包括对硬件资源预测的多层全连接层，所述多层全连接层用于对所述硬件资源进行回归预测
。
[0005]可选的，对所述
RTL
代码进行语法特征分析，得到与硬件资源相关的特征信息，包括：对所述
RTL
代码进行器件间的逻辑关系分析，得到初始特征集合；所述逻辑关系包括：器件间的逻辑运算和高级运算的语法解析；对所述初始特征集合中的初始特征进行特征预处理，得到与硬件资源相关的目标特征信息
。
[0006]可选的，对所述初始特征集合中的初始特征进行特征预处理，得到与硬件资源相关的目标特征信息，包括：对所述初始特征进行数据清洗，去除或者填补存在缺失的特征数据，得到预处理后的初始特征数据信息；将预处理后的所述初始特征数据信息中的文本属性信息和分类属性信息进行编码，得到编码特征；将所述编码特征进行特征缩放处理，得到与硬件资源相关的目标特征信息
。
[0007]可选的，所述
FPGA
片上资源预测模型通过以下过程训练：获取训练集数据，所述训练集数据包括至少一种电路设计的
RTL
代码；对所述至少一种电路设计的
RTL
代码进行语法分析和特征提取，得到训练特征序列；将所述训练特征序列输入预设网络模型的编码器，对所述训练特征序列中的向量进行位置编码，得到第一训练编码输出；将所述第一训练编码输出输入所述预设网络模型的解码器，将所述第一训练编码输出嵌入
N
个查询对象中，对
N
个查询对象进行特征重构，得到第二训练解码输出，
N
为正整数；将所述第二训练解码输出输入到所述预设网络模型的资源评估模块，对所述第二训练解码输出进行硬件资源回归预测，直到所述预设网络模型的预测结果与所述电路设计进行
FPGA
原型验证时实际所用的硬件资源的误差小于一预设阈值，得到所述
FPGA
片上资源预测模型
。
[0008]可选的，将所述第二训练解码输出输入到所述预设网络模型的资源评估模块，对所述第二训练解码输出进行硬件资源回归预测包括：将所述第二训练解码输出，输入至所述预设网络模型的资源评估模块的全连接层进行特征降维处理，得到第一分支输出和第二分支输出；对所述第二分支输出进行特征降维处理，得到第三分支输出以及第四分支输出；对所述第四分支输出进行特征降维处理，得到第五分支输出；对所述第一分支输出
、
第三分支输出以及第五分支输出进行连接，得到连接结果；对所述连接结果进行特征降维处理，得到硬件资源回归预测值
。
[0009]可选的，所述第一分支输出
、
第三分支输出以及第五分支输出的输出维度相同
。
[0010]可选的，将所述目标特征信息输入现场可编程逻辑门阵列
FPGA
片上资源预测模型进行资源预测处理，包括：将所述目标特征信息输入现场可编程逻辑门阵列
FPGA
片上资源预测模型的编码器，对所述目标特征信息中的向量进行位置编码，得到第一预测编码输出；将所述第一预测编码输出输入所述预设网络模型的解码器，将所述第一预测编码输出嵌入
N
个查询对象中，对
N
个查询对象进行特征重构，得到第二预测解码输出，
N
为正整数；将所述第二预测解码输出输入到所述预设网络模型的资源评估模块，对所述第二预测解码输出进行硬件资源回归预测，得到所述目标电路设计的预测硬件资源
。
[0011]本专利技术还提供一种电路设计的寄存器传输级资源预测装置，包括：
获取模块，用于获取目标电路设计的寄存器传输级
RTL
代码；预测模块，用于对所述
RTL
代码进行语法特征分析，得到与硬件资源相关的目标特征信息；将所述目标特征信息输入现场可编程逻辑门阵列
FPGA
片上资源预测模型进行资源预测处理，得到所述目标电路设计的预测硬件资源；所述
FPGA
片上资源预测模型包括对硬件资源预测的多层全连接层，所述多层全连接层用于对所述硬件资源进行回归预测
。
[0012]本专利技术还提供一种计算设备，包括：处理器
、
存储有计算机程序的存储器，所述计算机程序被处理器运行时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种电路设计的寄存器传输级资源预测方法，其特征在于，包括：获取目标电路设计的寄存器传输级
RTL
代码；对所述
RTL
代码进行语法特征分析，得到与硬件资源相关的目标特征信息；将所述目标特征信息输入现场可编程逻辑门阵列
FPGA
片上资源预测模型进行资源预测处理，得到所述目标电路设计的预测硬件资源；所述
FPGA
片上资源预测模型包括对硬件资源预测的多层全连接层，所述多层全连接层用于对所述硬件资源进行回归预测
。2.
根据权利要求1所述的电路设计的寄存器传输级资源预测方法，其特征在于，对所述
RTL
代码进行语法特征分析，得到与硬件资源相关的目标特征信息，包括：对所述
RTL
代码进行器件间的逻辑关系分析，得到初始特征集合；所述逻辑关系包括：器件间的逻辑运算和高级运算的语法解析；对所述初始特征集合中的初始特征进行特征预处理，得到与硬件资源相关的目标特征信息
。3.
根据权利要求2所述的电路设计的寄存器传输级资源预测方法，其特征在于，对所述初始特征集合中的初始特征进行特征预处理，得到与硬件资源相关的目标特征信息，包括：对所述初始特征进行数据清洗，去除或者填补存在缺失的特征数据，得到预处理后的初始特征数据信息；将预处理后的所述初始特征数据信息中的文本属性信息和分类属性信息进行编码，得到编码特征；将所述编码特征进行特征缩放处理，得到与硬件资源相关的目标特征信息
。4.
根据权利要求1所述的电路设计的寄存器传输级资源预测方法，其特征在于，所述
FPGA
片上资源预测模型通过以下过程训练：获取训练集数据，所述训练集数据包括至少一种电路设计的
RTL
代码；对所述至少一种电路设计的
RTL
代码进行语法分析和特征提取，得到训练特征序列；将所述训练特征序列输入预设网络模型的编码器，对所述训练特征序列中的向量进行位置编码，得到第一训练编码输出；将所述第一训练编码输出，输入所述预设网络模型的解码器，将所述第一训练编码输出嵌入
N
个查询对象中，对
N
个查询对象进行特征重构，得到第二训练解码输出，
N
为正整数；将所述第二训练解码输出，输入到所述预设网络模型的资源评估模块，对所述第二训练解码输出进行硬件资源回归预测，直到所述预设网络模型的预测结果与所述电路设计进行
FPGA
原型验证时实际所用的硬件资源的误差小于一预设阈值，得到所述
FPGA
片上资源预测模型
。5.
根据权利要求4所述的电路设计...

【专利技术属性】
技术研发人员：马飞，李君豪，
申请(专利权)人：北京汤谷软件技术有限公司，
类型：发明
国别省市：