硬件加速仿真调试系统技术方案

本发明专利技术涉及芯片技术领域，尤其涉及一种硬件加速仿真调试系统，实现步骤

【技术实现步骤摘要】
硬件加速仿真调试系统


[0001]本专利技术涉及芯片
，尤其涉及一种硬件加速仿真调试系统
。

技术介绍

[0002]在芯片设计
、
芯片验证过程中，可能存在软件仿真调试阶段和硬件加速仿真（
Hardware Emulation
）调试阶段
。
软件仿真调试阶段可以直接采用
EDA
（
Electronic Design Automation
）工具转存（
dump
）波形进行分析
。
但由于芯片规模大，例如
GPU
芯片，当进行硬件加速仿真时，故如果
dump
所有信号的波形进行调试，需要耗费大量资源，且速度很慢，很难实现
。
且当硬件加速仿真出现挂死（
halt
）时，可能是当前时刻出现了问题，导致挂死
。
但由于芯片规模庞大，组成单元之间可能相互关联，因此硬件加速仿真出现挂死的真正原因，也可能并非当前时刻所出现的问题导致，可能需要再往前追溯问题源头，现有技术中并没有能够准确快速实现硬件加速仿真调试的技术
。
由此可知，如何提高硬件加速仿真调试的准确性和效率，成为亟待解决的技术问题
。

技术实现思路

[0003]本专利技术目的在于，提供一种硬件加速仿真调试系统，提高了硬件加速仿真调试的准确性和效率
。
[0004]根据本专利技术一方面，提供了一种硬件加速仿真调试系统，包括待调试芯片设计的
M
个设计互联组装
{DIY1,DIY2,
…
,DIY
m
,
…
,DIY
M
}、
存储有计算机程序的存储器和处理器；其中，
DIY
m 为待调试芯片设计的第
m
个设计互联组装，
m
的取值范围为1到
M
，
DIY
m 用于定义
DIY
m
的顶层与
DIY
m
的组成模块之间
、
以及
DIY
m
的组成模块之间的互联关系；
DIY
m
={X
1m
_Y
1m
_IDF
1m
_R2
1m
,X
2m
_Y
2m
_IDF
2m
_R2
2m
,
…
,X
im
_Y
im
_IDF
im
_R2
im
,
…
,X
f(m)m
_Y
f(m)m
_IDF
f(m)m
_R2
f(m)m
}
， X
im
_Y
im
_IDF
im
_R2
im
为
DIY
m
中的第
i
个互联关系信息，
i
的取值范围为1到
f(m)
，
f(m)
为 DIY
m
中互联关系总数；
X
im
为
DIY
m
的顶层或
DIY
m
的组成模块；
Y
im
为
DIY
m
的组成模块；
IDF
im
用于生成
X
im
和
Y
im
之间的互联总线
Bus
im
；
IDF
im
还包括
Bus
im
对应的第一约束信息
R1
im
；
R2
im
为
X
im
和
Y
im
对应的第二约束信息；若
R2
im
不为空，则
DIY
m
中存在至少两组包含相同
R2
im
的互联关系信息，且包含相同
R2
im
的互联关系信息对应的
X
im
和
Y
im
也相同；当所述处理器执行所述计算机程序时，实现以下步骤：步骤
S1、
若
R1
im
不为空，则基于
R1
im
生成对应的第一监测模块
MO1
im
，将
MO1
im
与
Bus
im
相连接；步骤
S2、
若
R2
im
不为空，则确定
R2
im
所对应的所有
Bus
im
，基于
R2
im
生成对应的第二监测模块
MO2
im
，将
MO2
im
与
R2
im
所对应的所有
Bus
im
相连接；步骤
S3、
基于所述待调试芯片设计执行第一次运行硬件加速仿真，当
MO1
im
监测到
Bus
im
不符合
R1
im
时，生成对应的第一预警信息
U1
im
；当
MO2
im
不符合
R2
im
时，生成对应的第二预警信息
U2
im
；步骤
S4、
基于所有
U1
im
、U2
im
、DIY
m
确定候选信号集合和波形获取时间窗；
步骤
S5、
基于所述待调试芯片设计执行第二次运行硬件加速仿真，在所述波形获取时间窗中，获取候选信号集合中所有候选信号对应的波形数据；步骤
S6、
基于所获取的所有候选信号对应的波形数据调试所述待调试芯片设计
。
[0005]本专利技术与现有技术相比具有明显的优点和有益效果
。
借由上述技术方案，本专利技术提供的一种硬件加速仿真调试系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：本专利技术通过设置第一约束信息
、
第二约束信息，为互联总线生成对应的监测模块，基于所述待调试芯片设计执行第一次运行硬件加速仿真，基于监测模块生成的预警信息确定候选信号集合和波形获取时间窗，明确需要获取波形的时间范本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种硬件加速仿真调试系统，其特征在于，包括待调试芯片设计的
M
个设计互联组装
{DIY1,DIY2,
…
,DIY
m
,
…
,DIY
M
}、
存储有计算机程序的存储器和处理器；其中，
DIY
m 为待调试芯片设计的第
m
个设计互联组装，
m
的取值范围为1到
M
，
DIY
m 用于定义
DIY
m
的顶层与
DIY
m
的组成模块之间
、
以及
DIY
m
的组成模块之间的互联关系；
DIY
m
={X
1m
_Y
1m
_IDF
1m
_R2
1m
,X
2m
_Y
2m
_IDF
2m
_R2
2m
,
…
,X
im
_Y
im
_IDF
im
_R2
im
,
…
,X
f(m)m
_Y
f(m)m
_IDF
f(m)m
_R2
f(m)m
}
， X
im
_Y
im
_IDF
im
_R2
im
为
DIY
m
中的第
i
个互联关系信息，
i
的取值范围为1到
f(m)
，
f(m)
为 DIY
m
中互联关系总数；
X
im
为
DIY
m
的顶层或
DIY
m
的组成模块；
Y
im
为
DIY
m
的组成模块；
IDF
im
用于生成
X
im
和
Y
im
之间的互联总线
Bus
im
；
IDF
im
还包括
Bus
im
对应的第一约束信息
R1
im
；
R2
im
为
X
im
和
Y
im
对应的第二约束信息；若
R2
im
不为空，则
DIY
m
中存在至少两组包含相同
R2
im
的互联关系信息，且包含相同
R2
im
的互联关系信息对应的
X
im
和
Y
im
也相同；当所述处理器执行所述计算机程序时，实现以下步骤：步骤
S1、
若
R1
im
不为空，则基于
R1
im
生成对应的第一监测模块
MO1
im
，将
MO1
im
与
Bus
im
相连接；步骤
S2、
若
R2
im
不为空，则确定
R2
im
所对应的所有
Bus
im
，基于
R2
im
生成对应的第二监测模块
MO2
im
，将
MO2
im
与
R2
im
所对应的所有
Bus
im
相连接；步骤
S3、
基于所述待调试芯片设计执行第一次运行硬件加速仿真，当
MO1
im
监测到
Bus
im
不符合
R1
im
时，生成对应的第一预警信息
U1
im
；当
MO2
im
不符合
R2
im
时，生成对应的第二预警信息
U2
im
；步骤
S4、
基于所有
U1
im
、U2
im
、DIY
m
确定候选信号集合和波形获取时间窗；步骤
S5、
基于所述待调试芯片设计执行第二次运行硬件加速仿真，在所述波形获取...

【专利技术属性】
技术研发人员：王定，
申请(专利权)人：沐曦集成电路上海有限公司，
类型：发明
国别省市：