【技术实现步骤摘要】
本技术涉及集成电路，特别是指一种fpga原型验证板时钟信号检测装置。
技术介绍
1、fpga(现场可编程门阵列)是一种可编程逻辑器件，可以随意定制电路，fpga极大促进了数字设计的发展，在快速原型开发有着重要的作用，时钟在fpga中扮演着重要的角色，对芯片进行原型验证时，时钟信号控制整个系统的运行，然而时钟信号有时会出现延时等问题，需要对时钟信号进行检测。
技术实现思路
1、本技术要解决的技术问题是提供一种fpga原型验证板时钟信号检测装置，实现对fpga原型验证板时钟信号检测，以便及时查看缺失的时钟信号，保证系统的正常运行，提高fpga原型验证的准确性及效率。
2、为解决上述技术问题，本技术的技术方案如下：
3、一种fpga原型验证板时钟信号检测装置，包括：
4、现场可编程逻辑门阵列fpga原型验证板的内部时钟产生电路；
5、与所述内部时钟产生电路的输出端电连接的采样时钟电路，所述采样时钟电路的时钟频率高于所述内部时钟产生电路的时钟频率，所述采样时钟电路对所述内部时钟产生电路产生的时钟信号进行采样，将采样信号输出至上位机进行显示。
6、可选的，所述内部时钟产生电路包括：
7、接收专用时钟信号的全局时钟差分输入缓冲器；
8、与所述全局时钟差分输入缓冲器电连接的全局缓冲器；
9、与所述全局缓冲器电连接的混合模式时钟管理器；
10、与所述混合模式时钟管理器电连接的全局输出缓冲器；
11、其中，所述全局时钟差分输入缓冲器输出的差分时钟信号输入至所述全局缓冲器，所述全局缓冲器将差分时钟信号输入至所述混合模式时钟管理器，由所述混合模式时钟管理器将差分时钟信号输入所述全局输出缓冲器，并由所述全局输出缓冲器输出。
12、可选的，所述采样时钟电路包括：
13、与所述混合模式时钟管理器电连接的触发器，所述触发器的时钟输入端与所述混合模式时钟管理器的时钟输出端电连接，所述混合模式时钟管理器输出的差分时钟信号进入所述触发器进行时钟信号采样，检测差分时钟信号是否缺失。
14、可选的，所述触发器的锁存端与所述混合模式时钟管理器的时钟锁定端电连接，所述触发器在没有外部时钟信号输入时，采用所述混合模式时钟管理器的时钟锁定端输出的频率高于一预设值的时钟信号对所述混合模式时钟管理器输出的差分时钟信号进行采样。
15、可选的，所述触发器的数据输入端用于输入数据信号，所述触发器的输出端通过串口与上位机通信连接，用于输出差分时钟信号的采样信号，并输出至上位机进行显示所述采样信号。
16、可选的，所述混合模式时钟管理器包括：
17、输入时钟信号选择器；
18、与所述时钟信号选择器电连接的分频器；
19、与所述分频器电连接的相位频率选择器；
20、与所述相位频率选择器电连接的电压转换器；
21、与所述电压转换器电连接的环形滤波器；
22、与所述环形滤波器电连接的振荡器；
23、与所述振荡器电连接的多个输出时钟信号选择器；
24、其中，所述输入时钟信号选择器选择输入的至少两路差分时钟信号中的一路输入差分时钟信号，将该选择的差分时钟信号依次输入分频器、相位频率选择器、电压转换器、环形滤波器、振荡器输出至多个输出时钟信号选择器，并由输出时钟信号选择器输出相应的差分时钟信号输出。
25、可选的，所述多个输出时钟信号选择器包括：8路输出时钟信号选择器，其中，第八时钟信号选择器输出反馈时钟信号至反馈选择器；第一至第四输出时钟信号选择器提供反相180度的差分时钟信号并输出。
26、可选的，所述混合模式时钟管理器还包括：锁存检测电路，所述锁存检测电路的一端与分频器的输出端电连接，并与所述反馈选择器的输出端电连接；所述反馈选择器的输出端还与所述相位频率选择器的输入端电连接。
27、可选的，所述振荡器产生频率的输出端还与相位频率选择器的输入端电连接，所述振荡器产生频率与输入电压幅度成预设比例的高频时钟，再除以m倍并反馈到所述相位频率选择器，m为正整数。
28、本技术的上述方案至少包括以下有益效果：
29、本技术的上述方案中，通过现场可编程逻辑门阵列fpga原型验证板的内部时钟产生电路；与所述内部时钟产生电路的输出端电连接的采样时钟电路，所述采样时钟电路的时钟频率高于所述内部时钟产生电路的时钟频率，所述采样时钟电路对所述内部时钟产生电路产生的时钟信号进行采样，将采样信号输出至上位机进行显示。实现对fpga原型验证板时钟信号检测，以便及时查看缺失的时钟信号，保证系统的正常运行，提高fpga原型验证的准确性及效率。
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1.一种FPGA原型验证板时钟信号检测装置，其特征在于，包括：
2.根据权利要求1所述的FPGA原型验证板时钟信号检测装置，其特征在于，所述内部时钟产生电路包括：
3.根据权利要求2所述的FPGA原型验证板时钟信号检测装置，其特征在于，所述采样时钟电路包括：
4.根据权利要求3所述的FPGA原型验证板时钟信号检测装置，其特征在于，所述触发器的锁存端与所述混合模式时钟管理器的时钟锁定端电连接，所述触发器在没有外部时钟信号输入时，采用所述混合模式时钟管理器的时钟锁定端输出的频率高于一预设值的时钟信号对所述混合模式时钟管理器输出的差分时钟信号进行采样。
5.根据权利要求4所述的FPGA原型验证板时钟信号检测装置，其特征在于，所述触发器的数据输入端用于输入数据信号，所述触发器的输出端通过串口与上位机通信连接，用于输出差分时钟信号的采样信号，并输出至上位机进行显示所述采样信号。
6.根据权利要求2所述的FPGA原型验证板时钟信号检测装置，其特征在于，所述混合模式时钟管理器包括：
7.根据权利要求6所述的FPGA原型验证
8.根据权利要求7所述的FPGA原型验证板时钟信号检测装置，其特征在于，所述混合模式时钟管理器还包括：锁存检测电路，所述锁存检测电路的一端与分频器的输出端电连接，并与所述反馈选择器的输出端电连接；所述反馈选择器的输出端还与所述相位频率选择器的输入端电连接。
9.根据权利要求6所述的FPGA原型验证板时钟信号检测装置，其特征在于，所述振荡器产生频率的输出端还与相位频率选择器的输入端电连接，所述振荡器产生频率与输入电压幅度成预设比例的高频时钟，再除以M倍并反馈到所述相位频率选择器，M为正整数。
...【技术特征摘要】
1.一种fpga原型验证板时钟信号检测装置，其特征在于，包括：
2.根据权利要求1所述的fpga原型验证板时钟信号检测装置，其特征在于，所述内部时钟产生电路包括：
3.根据权利要求2所述的fpga原型验证板时钟信号检测装置，其特征在于，所述采样时钟电路包括：
4.根据权利要求3所述的fpga原型验证板时钟信号检测装置，其特征在于，所述触发器的锁存端与所述混合模式时钟管理器的时钟锁定端电连接，所述触发器在没有外部时钟信号输入时，采用所述混合模式时钟管理器的时钟锁定端输出的频率高于一预设值的时钟信号对所述混合模式时钟管理器输出的差分时钟信号进行采样。
5.根据权利要求4所述的fpga原型验证板时钟信号检测装置，其特征在于，所述触发器的数据输入端用于输入数据信号，所述触发器的输出端通过串口与上位机通信连接，用于输出差分时钟信号的采样信号，并输出至上位机进行显示所述采样信号。
6.根据权利要求2所述...
【专利技术属性】
技术研发人员：李银斯，李俊华，
申请(专利权)人：北京汤谷软件技术有限公司，
类型：新型
国别省市：
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