一种FPGA原型验证板堆叠的时钟同步装置制造方法及图纸

本技术提供一种FPGA原型验证板堆叠的时钟同步装置，包括：第一现场可编程逻辑门阵列FPGA芯片以及与第一FPGA芯片电连接的第二FPGA芯片；所述第一FPGA芯片中设置有第一时钟管理单元和第二时钟管理单元；所述第二FPGA芯片中设置有第三时钟管理单元；系统时钟信号输入所述第一时钟管理单元和第二时钟管理单元，所述第一时钟管理单元产生第一时钟信号，所述第一时钟信号分别输入第三时钟管理单元以及所述第一时钟管理单元的反馈端；所述第二时钟管理单元输出第二时钟信号；所述第三时钟管理单元输出第三时钟信号；其中，所述第一时钟信号、第二时钟信号和第三时钟信号的时钟树延时相等。本技术的方案可以减少FPGA芯片间的时钟偏差，实现多FPGA芯片的时钟同步。

【技术实现步骤摘要】

本技术涉及集成电路，特别是指一种fpga原型验证板堆叠的时钟同步装置。

技术介绍

1、soc(系统级芯片)设计是一个整体的芯片设计，最终整个设计将在统一到一块硅片上完成整个芯片，但是，原型验证中，这个soc的设计要分布在多个fpga(现场可编程逻辑门阵列)芯片上，多个fpga芯片往往会采用堆叠的方法。多个fpga芯片可以通过互连来实现信号的相互传递。设计fpga原型验证板的堆叠方案时，时钟同步的设计显得极为重要。

2、然而，在多fpga芯片之间，时钟信号的传输延时造成了fpga间的时钟偏差，造成芯片验证的准确度降低。

技术实现思路

1、本技术要解决的技术问题是提供一种fpga原型验证板堆叠的时钟同步装置，可以减少fpga芯片间的时钟偏差，解决多fpga的时钟同步问题。

2、为解决上述技术问题，本技术的技术方案如下：

3、一种fpga原型验证板堆叠的时钟同步装置，包括：第一现场可编程逻辑门阵列fpga芯片以及与第一fpga芯片电连接的第二fpga芯片；所述第一fpga芯片中设本文档来自技高网...

【技术保护点】

1.一种FPGA原型验证板堆叠的时钟同步装置，其特征在于，包括：第一现场可编程逻辑门阵列FPGA芯片以及与第一FPGA芯片电连接的第二FPGA芯片；所述第一FPGA芯片中设置有第一时钟管理单元和第二时钟管理单元；所述第二FPGA芯片中设置有第三时钟管理单元；

2.根据权利要求1所述的FPGA原型验证板堆叠的时钟同步装置，其特征在于，所述第一时钟管理单元包括：

3.根据权利要求2所述的FPGA原型验证板堆叠的时钟同步装置，其特征在于，所述第一时钟输出引脚还电连接有第一时钟缓冲器，所述第一时钟输出引脚通过所述第一时钟缓冲器将所述第一时钟信号输入第三时钟管理单元以及所述...

【技术特征摘要】

1.一种fpga原型验证板堆叠的时钟同步装置，其特征在于，包括：第一现场可编程逻辑门阵列fpga芯片以及与第一fpga芯片电连接的第二fpga芯片；所述第一fpga芯片中设置有第一时钟管理单元和第二时钟管理单元；所述第二fpga芯片中设置有第三时钟管理单元；

2.根据权利要求1所述的fpga原型验证板堆叠的时钟同步装置，其特征在于，所述第一时钟管理单元包括：

3.根据权利要求2所述的fpga原型验证板堆叠的时钟同步装置，其特征在于，所述第一时钟输出引脚还电连接有第一时钟缓冲器，所述第一时钟输出引脚通过所述第一时钟缓冲器将所述第一时钟信号输入第三时钟管理单元以及所述第一反馈端。

4.根据权利要求1所述的fpga原型验证板堆叠的时钟同步装置，其特征在于，所述第二时钟管理单元包括：

5.根据权利要求4所述的fpga原型验证板堆叠的时钟同步装置，其特征在于，所述第二时钟输出引脚还电连接有...

【专利技术属性】
技术研发人员：郝智翔，李俊华，
申请(专利权)人：北京汤谷软件技术有限公司，
类型：新型
国别省市：