一种降低ＣＭＯＳ瞬态功耗的电路制造技术

本发明专利技术涉及一种降低ＣＭＯＳ瞬态功耗的电路，包括由ＰＭＯＳ晶体管与ＮＭＯＳ晶体管连接构成的ＣＭＯＳ门电路，所述ＰＭＯＳ晶体管的源极接入电源电平；在该门电路上拉网络的ＰＭＯＳ晶体管的基极与电源之间，接入一个隔离器件，使得该基极与电源端隔离。同时对该基极增加稳压器件，使得该基极电压值保持一定范围内的恒定。由此，在门电路输入信号进行切换的过程中，不会引起由电源经过基极到输入端的馈通电流，从而降低了ＣＭＯＳ集成电路的瞬态功耗，又由于存在稳压器件，保证了基极电位始终不变，不会影响逻辑门电路操作。

【技术实现步骤摘要】

本专利技术涉及一种CMOS集成电路，尤其是针对降低CMOS集成电路瞬态功耗的电路。 本专利技术属于微纳电子学

技术介绍
对于普通CMOS门电路的功耗来源主要有两种一种称之为静态功耗；另一种为动 态功耗。静态功耗是指CMOS门电路在输入端保持恒定的情况下，由电源端到地的漏电流引 起的功耗。动态功耗是指CMOS门电路输入端变化瞬间所引起的功耗。当CMOS门电路输入 端变化时，必定会导致门电路的上拉网络与下拉网络同时导通，从而引起较大的瞬态电流 从电源流向地。当CMOS门电路输入端恒定在电源电平或地电平时，由电源到地的瞬态电流 被切断。 在某些特殊的应用领域，如RFID等。要求电路的瞬态电流不能高于一个上限值， 否则会引起电源电压的不稳定。普遍的做法是给每一个逻辑门增加一个限流电路，以限定 输入切换时，CMOS门电路产生的较大的瞬态电流。以图l所示传统的反相器为例。该反相 器采用中芯国际O. 18um工艺制程，PM0S管尺寸为8um/0. 35um，NM0S管尺寸为4um/0. 35um。 由Cadence spectre仿真工具仿真结果可知，在输入端切换时该反相器产生652. 4uA的瞬 态电流。如果采用图2方式增加限流电路。那么，经过仿真，该瞬态电流縮小为18uA。但是 由于所采用的偏置电流仅为100nA。按照理论，瞬态电流应当被恒定在100nA左右，仿真结 果与理论出现了较大的偏差。这是因为在图2电路中，所有PMOS管的基极(N阱)都是连 接至电源的。由于PMOS管存在栅电容，所以当输入切换时，电源到输入形成了一条馈通通 道，从而引起了大量的瞬态电流由电源流向输入端。由此，实有必要，通过电路手段减小这 一瞬态电流。
技术实现思路
本专利技术主要解决的技术问题在于提供一种降低CMOS瞬态功耗的电路。 为了解决上述技术问题，本专利技术采用如下技术方案 —种降低CMOS瞬态功耗的电路，包括由PM0S晶体管与NM0S晶体管连接构成的 CMOS门电路，所述PM0S晶体管的源极接入电源电平，其特征在于 所述PM0S晶体管设有基极；在所述基极与电源之间，连接有一个隔离器件，该隔 离器件至少为两端元件，一端接所述基极，另一端接所述电源；所述基极还连接有稳压器 件，使该基极电压保持恒定。 进一步地，所述隔离器件为M0S晶体管，该M0S晶体管的栅极接固定电平，源极、漏 极分别接所述电源、所述基极。优选地，所述M0S晶体管的栅极接地。 进一步地，所述稳压器件为电容器，所述电容器的一端接所述基极，另一端接地。 进一步地，在所述PM0S晶体管的源极与所述电源之间连接有限流电路。优选地， 所述限流电路由 一对电流镜构成。3 本专利技术的电路由于上拉网络的PMOS晶体管的基极(公共阱)与电源不直接相连， 所以当输入切换时，不会产生由电源经过基极到输入端的馈通通道。如果隔离器件是栅极 接固定电平的MOS晶体管的话。该MOS晶体管栅，源，漏，基(体)极都是固定电平，因此不 会产生额外的瞬态电流。又由于在该PMOS晶体管的基极端增加了稳压器件。如果该稳压 器件为电容的话，那么这个稳压器件本身不会产生额外的电流，同时可以保证基极的电平 是一个恒定值，从而不会影响逻辑门的操作。 由此，该电路可以在不影响逻辑电路操作的前提下，实现消除电源到输入的馈通 通道，从而降低瞬态电流，减小瞬态功耗。附图说明 图1是
技术介绍
中传统反相器电路原理图。 图2是
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中传统降低瞬态功耗方法电路原理图。 图3是本专利技术所采用的降低瞬态功耗电路原理图。 图4是本专利技术所采用的降低瞬态功耗电路原理图仿真波形。具体实施例方式下面结合附图，以传统的CMOS门电路-反相器为例，进一步说明本专利技术的具体实 施方式。 请参看图3，本专利技术的一种降低CMOS瞬态功耗的电路，包括由PM0S晶体管Pl与 NM0S晶体管Nl连接构成的CMOS反相器。所用到的PM0S晶体管设有源极、漏极、栅极以及 由其衬底公共阱(N阱)引出的基极。所述PM0S晶体管P1的栅极与NM0S晶体管N1的栅 极相连，为输入端；PM0S晶体管Pl的漏极与NM0S晶体管Nl的源极相连，为输出端；PM0S晶 体管Pl的源极接高电平，即接入电源电平；NM0S晶体管Nl的漏极接地。 为了限制门电路的瞬态电流，在PMOS晶体管P1的源极与电源之间接入一个限流 电路。本实施例中，PM0S晶体管P2、P3构成一对电流镜，作为限流电路限制逻辑门电流， 所采用的偏置电流为100nA。其中，PM0S晶体管P2的漏极与PM0S晶体管Pl的源极相连； PM0S晶体管P2、P3的源极相连，用于接入高电平；PM0S晶体管P2、P3的栅极相连，并与P3 的漏极连接，接直流电流源。PM0S晶体管P1、P2、P3的基极连接在一起，待接入高电平。 本专利技术为了消除门电路在输入切换时形成的电源到输入端的馈通通道，在PM0S 晶体管Pl的基极与电源之间，接入一个隔离器件，使该基极与电源隔离，同时PM0S晶体管 Pl的基极还连接有稳压器件，使该基极电压保持恒定。 具体如图所示，所述隔离器件为PM0S晶体管P4，该PM0S晶体管P4的栅极接固定 电平，PM0S晶体管P4的漏极接PM0S晶体管P2、P3的源极以及PM0S晶体管P1、P2、P3的基 极，PM0S晶体管P4的源极与其基极相连接入电源。优选地，PM0S晶体管P4的栅极固定接 地，常导通，所以PMOS晶体管P4的漏极与源极的电平相等。电容器C1为稳压器件，一端接 PM0S晶体管Pl的基极，另一端接地。 当输入切换时，PMOS晶体管P4的栅、源、漏、基极都是固定电平，没有发生跳变，所 以不会形成电源到输入端的馈通通道。而由于存在起稳压作用的电容器C1， PM0S晶体管 Pl， P2， P3的基极(N阱)电位在操作过程中依旧可以保持电源电压水平，不会引起逻辑门的失效。 为了便于说明本专利技术的优越性，现采用中芯国际0. 18um工艺制程仿真，仿真过程 中各M0S管尺寸如表1所示。应当说明，本专利技术并不局限于此。 表1本专利技术所采用的降低瞬态功耗电路原理图仿真参数 <table>table see original document page 5</column></row><table> 图4为仿真结果，横轴为时间轴，纵轴为瞬态电流波形。由此可知，瞬态电流最大 值被恒定在了 350nA以内，实现了在输入切换过程中的极低的瞬态功耗。 本专利技术中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述 实施例仅用以说明而非限制本专利技术的技术方案。任何不脱离本专利技术精神和范围的技术方案 均应涵盖在本专利技术的专利申请范围当中。权利要求一种降低CMOS瞬态功耗的电路，包括由PMOS晶体管与NMOS晶体管连接构成的CMOS门电路，所述PMOS晶体管的源极接入电源，其特征在于所述PMOS晶体管设有基极；在所述基极与电源之间，连接有一个隔离器件，该隔离器件至少为两端元件，一端接所述基极，另一端接所述电源；所述基极还连接有稳压器件，使该基极电压保持恒定。2. 根据权利要求1所述一种降低CMOS瞬态功耗的电路，其特征在于所述隔离器件为 MOS晶体管，该MOS晶体管的栅极接固本文档来自技高网...

【技术保护点】
一种降低ＣＭＯＳ瞬态功耗的电路，包括由ＰＭＯＳ晶体管与ＮＭＯＳ晶体管连接构成的ＣＭＯＳ门电路，所述ＰＭＯＳ晶体管的源极接入电源，其特征在于：所述ＰＭＯＳ晶体管设有基极；在所述基极与电源之间，连接有一个隔离器件，该隔离器件至少为两端元件，一端接所述基极，另一端接所述电源；所述基极还连接有稳压器件，使该基极电压保持恒定。

【技术特征摘要】

【专利技术属性】
技术研发人员：丁晟，宋志棠，陈后鹏，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]