仿真系统中使用的具有集成调试功能的可重构集成电路技术方案

一种集成电路，包括多个逻辑元件（ＬＥ）和一个部分扫描寄存器，每个逻辑元件具有多个输出。使多个ＬＥ工作通过根据相应地加给ＬＥ的多个输入信号产生多个输出信号。部分扫描寄存器可被重构连接到所选的几个ＬＥ，这样，当被启动时，部分扫描寄存器可工作以在扫描总线上捕捉和输出在工作时钟的一个特定时钟周期内由所选ＬＥ仿真的电路元件的信号状态值的记录，其中部分扫描寄存器通过利用与工作时钟成适当比例的扫描时钟而被启动。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
仿真系统中使用的具有集成调试功能的可重构集成电路相关申请本申请是专利申请日为2000年2月7日、专利申请号为00816276. X的专利技术专利 申请的分案申请。
技术介绍
1.专利
本专利技术一般涉及仿真系统的领域，并且尤其涉及具有用于仿真系统的集成调试 (debugging)设备的可重构集成电路。2.背景信息用于仿真电路设计的仿真系统在相关技术中是已知的。通常，已有技术的仿真系 统是使用不具有集成调试设备的通用现场可编程门阵列(FPGA)形成的。将被仿真的电路 设计通过汇编该电路设计的“正式”内容并将该电路设计映射到FPGA的逻辑元件(LE)(也 被称作组合逻辑块(CLB))而在仿真系统上“实现”。就它们对仿真系统的应用而言，这些通 用FPGA具有许多的缺点。首先，映射在FPGA内部的各个节点上的信号状态并不是直接可 见的，因此使用术语“隐藏的”节点。为了能够在这些“隐藏的”节点观测到信号状态，需要 耗费大量时间重新汇编的FPGA的重构需要从FPGA中把这些信号取出送到逻辑分析仪。此 外，为了传输这些信号至端口 /节点，通常需要一些FPGA 1/0，其中该端口 /节点可被例如 逻辑分析仪的测试系统观测(追踪)到。而且，将被路由的附加信号会进一步增加信号路 由拥塞。最后，对于时间敏感的应用来说，因为在读取触发事件能够被检测到之前信号不得 不被从FPGA中取出，因此，如果响应某些事件的出现而读出信号，那么很难知道在这些“隐 藏的”节点的信号是否是在合适的时间被读出。由于仿真器变得越来越复杂，同样，FPGA网 络和互联轨迹(trace)也越来越复杂，因而以上问题会进一步恶化。当伴随着复杂性增加 而监控轨迹所需的时间过度增加时，仿真能够发生的频率会降低到一个不可接受的水平。因此，所需的是具有集成调试设备的可重构集成电路，该设备有利于存取曾经隐 藏的节点和轨迹，同时减少重构的需要，从而有利于在可接受的仿真频率仿真。如同将在以 下将要详细描述的，本专利技术恰恰提供具有获得这些和其他所希望结果的集成调试设备的可 重构集成电路，通过以下的描述，这对于本专业技术人员来说是显而易见的。专利技术概述根据本专利技术的教导，描述了使用在仿真系统中具有集成调试设备的可重构集成电 路(IC)。尤其是根据本专利技术的第一实施例，集成电路被描述为包含多个逻辑元件(LE)和 一个部分扫描寄存器，每个逻辑元件具有多个输出。可操作多个LE根据相应地应用于LE 的多个输入信号来产生多个输出信号。部分扫描寄存器可被重构连接到所选的几个LE，这 样，当被启动时，在操作时钟的一个特定时钟周期内，可操作部分扫描寄存器在扫描总线上 捕捉和输出由所选LE仿真的电路元件的信号状态值记录，其中，部分扫描寄存器应用与该 操作时钟成适当比例的扫描时钟来启动。附图简述本专利技术将以附图所示的非限制性典型实施例来描述，其中类似的标号表示类似的元件，并且其中附图说明图1描述了本专利技术的可重构电路的主要功能块；图2描述了图1中LE阵列的一个实施例，和一个增强LE的实施例；图3描述了用于图1的主从锁存器的每一个控制逻辑和输入选择器的一个实施 例。图4a_4b描述了图1的LE间纵横网络的一个实施例；图5描述了图1的可重构电路间纵横网络级0的一个实施例；图6描述了图1的上下文总线的相关读/写功能的实施例；图7a_7b是两个描述了从LE读值和向LE写值的典型时序图；图8a描述了适于在图1的集成电路中使用的全扫描寄存器的一个实施例；图8b描述了根据本专利技术教导的动态可重构网和部分扫描寄存器例子的方框图， 根据本专利技术的一个实施例，它适于在图1的集成电路中使用；图9描述了适于在图1的集成电路中使用的触发电路的一个实施例。图10描述了根据本专利技术的一个实施例，结合了本专利技术的教导的仿真系统例子的 方框图；以及图11描述了根据本专利技术的另一个实施例，结合了本专利技术的教导的可重构电路例 子的方框图。本专利技术的详细描述在下面的描述中，为了解释及提供对本专利技术的全面理解，将给出特定的数字、材料 和配置。然而，很明显，对于本专业技术人员来说，并不需要知道特定的细节就可实践本发 明。在其它一些情况下，为了使本专利技术更清晰，将省略或简化一些熟知的特征。在说明书中涉及“一个实施例”意味着结合该实施例描述的特定特征、结构或特点 被包括在本专利技术的至少一个实施例中。因此，在说明书各处出现的短语“在一个实施例中” 的意思并不是必须完全指的是同一个实施例。现在参照图1，其中描述了结合了本专利技术教导的可重构集成电路100的例子的方 框图。除了本专利技术的教导外，显然，通过以下的描述，可重构电路100表示的是在相关技术 中已知的一些可重构集成电路的任意之一。举例来说，在一个实施例中，可重构电路100是 结合本专利技术教导而增强的可重构电路。根据本专利技术的一个实施例，可重构电路100被放置 在一个集成电路(或芯片)上并且包含增强LE阵列102。增强LE阵列102被用于“实现” 电路设计中的不同元件，并且包括创新的调试特征。此外，可重构电路100进一步的有利之处在于包括连接了所示增强LE102的单片 上下文总线106、扫描寄存器108和触发电路110。如在以下将更详细描述的，上下文总线 106用于向LE输入和从LE输出值，而扫描寄存器108和触发电路110用于分别为可重构电 路100输出完整的轨迹数据历史和触发输入。根据将在以下被更充分地描述的本专利技术的教 导，可重构电路100所示包含了动态可重构网络137和部分扫描寄存器135，它们用于有选 择地输出部分轨迹历史以选择可重构电路100的LE102。也就是说，与仅提供来自电路内 部静态定义的“可视”穷举地扫描输出的已有技术的仿真电路不同(否则需要重新编译以 及I/O资源分配以显示“隐藏的”节点)，电路100包括动态可重构网137和部分扫描寄存器135，它不需要重新编译即可提供动态“可视性”至LE阵列102中的任一轨迹/节点。在本专利技术的一个实施例中，可重构电路100包括存储器112，它利于使具有存储器 的仿真电路设计的可重构电路100的使用。在一个实施例中，存储器112是16位存储设备。 在其它一些实施例中，存储器112可以适当扩展到32位宽度，或扩展到64位宽度。在一个 实施例中，可重构电路100的引线113能够被用于输入或输出。在一个实施例中，在可重构 电路100中提供64个I/O引线113。根据所描述实施例，可重构电路100也包括LE间纵 横(或X-型(bar))网络104以使所示的LE、存储器112和I/O引线113互联。在一个实 施例中，可重构电路100包括纵横网络114a-114b的第一级的“两份拷贝”以使可重构电路 100与其他此类可重构电路和“主系统”(未示出)互联。存储器112在相关技术中是众所周知的，在此不再赘述。LE间纵横网络104和 电路间纵横网络114a-114b的第一级在美国专利5，574，388中被详细描述，该专利题目为 “采用了用以可重构逻辑设备互联的多层和多级网络拓扑结构的仿真系统”，并且至少一个 专利技术人和共同受让人享有本专利技术的权益，其公开在此引作参考。尽管这样，下文还是简要描 述了网络104和网络级0 114a-114b。LE102、上下文总线106、扫描寄存器108、部分扫描本文档来自技高网...

【技术保护点】
一种用在仿真系统中的集成电路，包括：多个逻辑元件（ＬＥ），可重构用以仿真集成电路设计的电路元件，每个元件具有多个输出，其中ＬＥ工作后可根据相应地加到ＬＥ的多个输入信号产生多个输出信号；以及部分扫描寄存器，用以在扫描总线上捕捉和输出在操作时钟的一个特定时钟周期内由ＬＥ的一个所选子集仿真的电路元件的信号状态值的记录；以及与多个ＬＥ和部分扫描寄存器耦合的可重构网络，用以在工作时钟的一个特定时钟周期中穷举且可重构地连接部分扫描寄存器至ＬＥ的所选子集。

【技术特征摘要】
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【专利技术属性】
技术研发人员：F雷布勒夫斯基，O勒帕佩，
申请(专利权)人：明导公司，
类型：发明
国别省市：US[美国]