增量式布局分析制造技术

本公开涉及增量式布局分析。公开了用于增量式分析布局设计数据的技术。通过各种实现方法，可以只针对部分布局设计数据、使用可用分析标准的子集、或二者的某种组合来进行随后的增量式分析。进一步地，执行分析过程时，可只使用相关于正被分析的设计数据部分的分析标准的子集、前次分析过程中设计数据没有通过的初始分析标准的子集、设计者选择的初始分析标准的子集、或它们的某种组合。此外,这种增量式分析过程可在前次分析过程完成前启动。

【技术实现步骤摘要】
【专利说明】増量式布局分析 相关申请及夺叉引用 本申请是国际申请日为2008年3月9日、国际申请号为PCT/US2008/056356、中国 申请号为200880013643. 2的专利技术专利申请的分案申请。 根据专利法351LS.C. § 119,本申请要求2007年3月9日提交的第60/894, 151 号美国临时专利申请的优先权，该临时专利申请标题为"增量式设计规则检查"，专利技术人为 JamesParis等人。该临时专利申请以引用方式全部并入本文。
本专利技术用于布局设计数据的增量式分析。本专利技术的各方面特别有益于基于前次分 析的结果，例如设计规则检查分析或设计可制造性分析的结果来分析布局设计数据中的修 改。
技术介绍
电子电路，例如集成微电路，被使用到汽车、微波、个人计算机等各种产品中。典型 的从设计到制造微电路器件过程包括众人所知的"设计流程"的很多步骤。设计流程的特定 步骤通常取决于微电路的种类、其复杂性、设计团队和制造微电路的微电路制造商或厂商。 通常，软件和硬件"工具"在设计流程的各个步骤，通过运行软件仿真器和/或硬件仿真器， 对设计进行验证，并更正设计中的错误或改进设计。 -些步骤在大多数设计流程中是常见的。在初始阶段，一个新电路的技术要求被 转换为逻辑设计，有时又称作电路的寄存器传输级（RTL)描述。使用逻辑设计，电路被描述 成硬件寄存器之间的信号交换以及对这些信号的逻辑操作。逻辑设计通常利用硬件描述 语言（HDL)，例如高速集成电路硬件描述语言（VHDL)。然后分析电路的逻辑以确定其将正 确执行该电路所期望的功能。这一分析有时被称作"功能验证"。 在确认逻辑设计的正确性后，通过综合软件将逻辑设计转换为器件设计。器件设 计通常用原理图或网表的形式来描述电路中使用的特定电子器件（例如晶体管、电阻器和 电容器）以及它们之间的互连。器件设计通常相当于常规电路图显示的代表层次。在这一 阶段，使用每个器件假设的速度特性，可对部分电路进行初步的时序估算。另外，分析电子 器件间的关系以确定器件设计所描述的电路会正确执行所期望的功能。这一分析有时被称 作"形式验证"。 当建立电路器件之间的关系后，设计被再次转换为描述特定几何元素的物理设 计。这种类型的设计通常被称作"布局"设计。几何元素通常为多边形，其限定将在各种材 料中创建的结构以便制造电路。通常，设计者将选择若干组代表电路器件元件（如接触件、 栅等）的几何元素并把它们放置在设计区域中。这些几何元素组可以是定制设计的、从以 前创建的设计库中选择的、或二者的某种组合。然后在几何元素间走线，这些线组成了用于 互连电子器件的布线。布局工具（通常称作"布局布线"工具），如MentorGraphics的1C Station或Cadence的Virtuoso,经常用于执行这些任务。 对于一个布局设计，电路的每个物理层在设计中均有对应的层表示，层表示中描 述的几何元素限定将组成电路器件的电路器件元件的相对位置。因此，注入层表示中的几 何元素限定将发生（不发生）掺杂的区域，金属层表示中的几何元素限定在金属层中连接 电路器件的导线将形成的位置。 进一步地，可以修改布局设计以利用一个或更多分辨率增强技术（RET)。这些技 术改善光刻制造工艺中根据布局设计创建的光罩/掩膜的可用分辨率。一种此类的修改工 艺，有时称作光学邻近修正（0PC)工艺，可将诸如衬线或印压之类的特性加入到已有的布 局设计数据中，以便改善根据修改后的布局设计数据生成的掩膜的分辨率。例如，光学邻 近修正工艺可修改矩形多边形，从而包括"锤头"外形以在多边形拐角处降低光刻图像的圆 形程度。 通常设计者会在布局设计数据被定稿以创建光刻掩膜前执行一个或更多过程以 对其进行分析。例如，分析布局设计数据以确认其准确地代表电路器件，并且它们之间的关 系正如器件设计中所描述的。这种类型的分析通常称为"布局经原理图检查"。分析布局设 计数据还可确认其遵从各种设计要求，例如，在几何元素间提供最小间距。这类分析一般称 为"设计规则检查"。进一步地，分析布局设计可识别一些可行的修改，以补偿制造过程的 局限。例如，使用者可分析布局设计数据以确定是否可移动或更改一个或更多几何元素从 而改善其可制造性，或是否可为在制造过程期间有较高可能产生故障的几何元素添加冗余 几何元素到设计中作为备份。这类分析一般称作"设计可制造性检查"或"光刻友好设计检 查"。类似地，在光学邻近修正工艺之后，设计者可分析布局设计数据以确定任何进一步的 增强修改是否必要。 取决于分析过程的结果，设计者可进一步修改布局设计数据。例如，如果设计规则 检查分析过程识别出两个几何元素放置得过近，则设计者可通过移动几何元素增加间距来 更改布局设计数据。类似地，如果设计可制造性分析过程识别出可复制以增加冗余度的几 何元素（例如，对过孔），则设计者可在设计中添加一个或更多复制的几何元素。在对布局 设计数据修改之后，设计中可重复进行一个或更多期望的分析过程以确保更改没有产生任 何新问题。这种修改和分析的周期可重复多次，直到设计者对布局设计数据分析的结果感 到满意。 在布局设计定稿后，其被转换成掩膜或光罩写入工具可利用的格式，从而创建掩 膜或光罩以用于光刻制造过程。掩膜和光罩通常通过使用电子或激光束（或电子束或激光 束阵列）曝光空白的掩膜或光罩衬底的工具来制造。然而大部分掩膜写入工具只能够"写" 某种类型的多边形，例如右三角形、矩形或其它不规则四边形。此外，工具的可用最大束 (或束阵列）的尺寸在物理上限制了多边形的尺寸。因此，布局设计中较大的几何元素，或 非右三角形、非矩形或非不规则四边形的几何元素（这些通常是布局设计中主要的几何元 素）必须"分块"成掩膜或光罩写入工具能够写的较小的、更基本的多边形。这一过程有时 称作"掩膜数据准备"。 在布局设计分小块之后，分块的布局设计数据可转换成掩膜或光罩写入工具兼容 的格式。这些格式的例子有AppliedMaterialsCompany旗下ETEC制造的光栅扫描机所 支持的MEBES、用于Nuflare，JE0L和东芝机器的各种向量扫描格式，如VSB11或VSB12等。 写后的掩膜或光罩继而可被用于光刻过程，通过用光线或其它放射线曝光晶片的选定区域 以在晶片上生产所期望的集成电路器件。如上所述，布局设计者可以重复分析和修改周期多次。然而多次分析过程耗费时 间并需要大量的处理资源。即使使用了分布式计算系统，例如，在先进的微处理器设计上运 行一次设计规则检查过程的迭代也需要几个小时。此外，使用常规设计规则检查技术，设计 者需要运行设计规则检查过程10到15次直至设计满意为止。进一步地，设计者预期未来 微电路设计和分析这些设计的标准将继续变得更为复杂。
技术实现思路
本专利技术的各方面涉及增量式分析布局设计数据的技术。本专利技术的某些实现特别适 用于在启动了常规分析过程之后，即在使用一套初始分析标准分析了整个布局设计数据之 后。使用本专利技术的各种实施例，随后可仅对布局设计数据的一部分、使用分析标准的子集、 或二者的某个组合来执行增量分析。例如，使用本专利技术的一些实现，分析可限于初始（或其 它前次）分析过程中识别的错误、初始（或其它前次）分本文档来自技高网...

【技术保护点】
一种纠正布局设计数据的方法，包括：对布局设计数据执行第一分析过程；标识所述第一分析过程对所述布局设计数据所做的改变；以及对所述布局设计数据的子集执行第二分析过程，所述子集基于所述改变而选择。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：J·M·帕里斯，B·玛歇尔，J·G·菲尔格森，
申请(专利权)人：明导公司，
类型：发明
国别省市：美国;US