用于衬底通孔的阻挡结构和方法技术

本发明专利技术公开了一种用于衬底通孔的阻挡结构和方法。在一个实施例中，半导体器件包括第一衬底，第一衬底包括设置在隔离区域内的有源器件区域。衬底通孔设置为与有源器件区域相邻并且在第一衬底内。在衬底通孔的至少一部分周围设置缓冲层，其中，缓冲层被设置在隔离区域和衬底通孔之间。

【技术实现步骤摘要】

本专利技术总的来说涉及衬底通孔结构和方法，更具体地，涉及。
技术介绍
制造电子部件的一个目标是使各部件的尺寸最小。例如，期望诸如蜂窝电话和个 人数字助理(PDA)的手持设备尽可能的小。为了达到该目标，包括在设备中的半导体电路 应该尽可能的小。使这些电路更小的一种方式是堆叠承载电路的芯片。已知互连堆叠内芯片的多种方式。例如，形成在每个芯片表面上的接合焊盘可以 被引线结合至公共衬底或堆叠中的其他芯片。另一实例为所谓的微突起3D封装，其中每个 芯片都包括例如沿着芯片的外边缘路由至电路板的多个微突起。互连堆叠内芯片的又一种方式是使用通孔。通孔延伸穿过衬底，从而电互连堆叠 在一起的各芯片的电路。通孔互连与其他技术相比可以在互连密度方面提供优点。然而， 这种互连的引入可能引起其他挑战。芯片的3D集成带来应该解决的新挑战。一种挑战是由衬底通孔可在有源器件上 产生的有害效应所引起。一种这样的效应是由可能源自衬底通孔的形成的应变所引起的。 来自这些衬底通孔的应变会引起有源电路内器件的显著变化以及系统劣化。该问题随着衬 底通孔的数量的增加而被放大，从而增加了堆叠芯片的劣化。因此，技术中需要的是生产衬 底通孔的改进结构和方法，而不会显著影响芯片上制造的器件或部件。
技术实现思路
通过本专利技术的优选实施例，这些和其他问题通常被解决或阻止，并且通常实现了 技术优点。本专利技术的实施例包括用于衬底通孔的阻挡结构。根据本专利技术的一个实施例，半导 体器件包括设置在第一衬底中的隔离区域内的有源器件区域。衬底通孔被设置为与有源器 件区域相邻。至少在衬底通孔的一部分周围设置阻挡层，其中，在隔离区域和衬底通孔之间 设置阻挡层。前面已经概述了本专利技术实施例的特征，从而下文可以更好地理解本专利技术的详细描 述。下文将描述本专利技术实施例的附加特征和优点，其形成本专利技术权利要求的主题。本领域 的技术人员应该理解，所公开的概念和具体实施例可以被用作用于修改或设计执行本专利技术 相同目的的其他结构或处理的基础。本领域的技术人员还应该理解，这种等同构造并没有 背离所附权利要求阐明的本专利技术的精神和范围。附图说明为了更好地理解本专利技术及其优点，结合附图进行以下描述，其中图1(包括图Ia和图lb)示出了根据本专利技术实施例的衬底通孔的实施例，其中，图 Ia示出了截面图，以及图Ib示出了俯视图；图2(包括图2a和图2b)示出了根据本专利技术实施例的来自衬底通孔扩 散应变能；图3(包括图3a至图3d)示出了根据本专利技术实施例的衬底通孔的实施例，其中，图 3a和图3c示出了截面图，以及图3b和图3d示出了对应的俯视图；图4(包括图4a和图4b)示出了根据本专利技术实施例的衬底通孔的实施例，其中，图 4a示出了截面图，以及图4b示出了俯视图；图5(包括图5a和图5b)示出了根据本专利技术实施例的衬底通孔的实施例，其中，图 5a示出了截面图，以及图5b示出了俯视图；图6(包括图6a至图6h)示出了根据本专利技术实施例的处于制造各个阶段的半导体 器件；图7(包括图7a至图7e)示出了根据本专利技术实施例的处于制造各个阶段的半导体 器件；以及图8示出了描述具有衬底通孔的堆叠芯片的实施例。除非另外指定，不同附图中对应的标号和符号一般是指对应的部件。画出附图是 为了清晰地示出实施例的相关方面，并且不需要按比例绘制。具体实施例方式下面详细描述本优选实施例的制造和使用。然而，应该理解，本专利技术提供了许多可 以在具体环境下实现的许多可应用的专利技术概念。所讨论的具体实施例仅仅示出了制造和使 用本专利技术的具体方式，并不限制本专利技术的范围。将针对处于特定环境(即，衬底通孔)的优选实施例来描述本专利技术。然而，还可以 应用本专利技术以防止来自集成电路内其他类型的结构的应力的传输。衬底通孔通常在处理期间以及处理之后引入大量的应力。衬底通孔周围的大应力 场在制造这些通孔的单位处理期间(例如，蚀刻或沉积)产生。在形成衬底通孔之后的芯 片制造期间会产生进一步的应力。例如，上部金属层的形成期间的热循环会导致由于热膨 胀效应而产生的增强应力。来自这些衬底通孔的应力场会在影响芯片中晶体管的较长距离 上衰落。证明应力对晶体管性能的第一重影响。例如，众所周知对于设置在具有沿<110> 方向的沟道定向的(100)硅衬底上的晶体管，横向张应力提高了电子迁移率(或改善了 η 沟道晶体管)，但劣化了空穴迁移率(或P沟道晶体管)。类似地，垂直压力提高了电子迁移 率，同时劣化了空穴迁移率。增强或劣化的特性取决于沟道定向和衬底材料的晶体表面。从 而，在应力效应可作为杠杆以改善器件性能的同时，应力的变化可以导致晶体管性能的显 著变化。例如，沟道中应力的降低会劣化器件性能，而沟道中应力的增加会抵消(nucleate) 沟道中的缺陷。本专利技术的各个实施例总的来说通过形成减少转移到芯片的有源区域的应力的应力缓冲结构而避免了由来自衬底通孔的应力所引起的晶体管性能的劣化或变化。将使用图1来描述本专利技术的结构实例。将使用图2描述使用本专利技术各个实施例的 应力缓冲结构的操作。此外，将使用图3至图5来描述结构实施例。随后，将使用图6和图 7描述制造用于衬底通孔的缓冲结构的方法。图8示出了使用本专利技术的实施例来形成堆叠芯片。图1(包括图Ia和图lb)示出了根据本专利技术实施例的衬底通孔以及应力缓冲结 构。图Ia示出了截面图，以及图Ib示出了衬底通孔的俯视图。参照图Ia和图lb，在衬底100中设置衬底通孔50。衬底100包括半导体材料区 域(在一个实施例中为切割的晶片)。在各个实施例中，衬底100掺杂有η型传导材料或P 型传导材料。衬底100的一些实例是块状单晶硅衬底(或其上生长或形成在其中的层)以 及绝缘体上硅(S0I，或绝缘层上覆硅)晶片的层。在其他实施例中，化合物半导体可使用晶 片。衬底通孔50包括导电材料40，并加衬有衬底通孔衬垫30。导电材料40包括导电 或重掺杂半导体材料。在一个实施例中，导电材料40包括金属材料，例如铜、铝、硅化物。在 其他实施例中，导电材料40包括掺杂多晶硅。衬底通孔衬垫30包括诸如TaN或TiN的扩散阻挡材料。在一些实施例中，衬底通 孔衬垫30还包括绝缘衬垫。绝缘衬垫的实例包括氧化硅、氮化硅、氮氧化硅或其他低k或 高k介电材料。在一个实施例中，衬底通孔50至少部分地被缓冲结构20所包围。在各个实施例 中，缓冲结构20包括硅或者与衬底100的材料相同的材料。在一个实施例中，缓冲结构20 的厚度t20被调整为补偿由导电材料40所引起的应变。在各个实施例中，缓冲结构20的 厚度t20至少大于衬底通孔50的直径或宽度的1 %。在该实施例中，缓冲结构20被设置在 衬底通孔50上，尽管在其他实施例中，可以在衬底通孔50与缓冲结构20之间设置中间层。应力阻挡结构10被设置在缓冲结构20的周围。在各个实施例中，应力阻挡结构 10包括绝缘材料层。在一个实施例中，应力阻挡结构10包括氧化物或氮化物材料层。在各 个实施例中，应力阻挡结构10包括约200nm至约800nm的深度d1(1。在一个实施例中，应力 阻挡结构10的深度d1(l约为300nm。在各个实施例中，应力阻挡结构10包括具有小于缓冲 结构20的材料的弹性模量(例如，杨氏模量)的材料。在一个实施例中，应力阻挡结构10 的弹性模量本文档来自技高网...

【技术保护点】
一种半导体器件，包括：有源器件区域，设置在第一衬底的隔离区域中；衬底通孔，设置在所述第一衬底内，所述衬底通孔被设置为与所述有源器件区域相邻；以及缓冲层，设置在所述衬底通孔的至少一部分周围，其中，所述缓冲层设置在所述隔离区域与所述衬底通孔之间。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：刘明达，许昭顺，曾雅雯，邱文智，吴文进，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]