半导体存储装置制造方法及图纸

本发明专利技术提供一种半导体存储装置，尽管构成为能够进行切换信号的占空比的修正，却仍能抑制大型化。半导体存储装置(2)具备：比较器(51)，产生并输出与来自外部的读取赋能信号(RE)同步切换的信号(RE＿in)；及修正电路(60)，调整信号(RE＿in)的占空比。修正电路(60)具有与比较器(51)的第1输出部(513)连接的可变电流源(61)、及与比较器(51)的第2输出部(514)连接的可变电流源(62)，通过调整从电流源(61、62)输出的电流的大小，来调整信号(/RE＿c、RE＿c)的占空比。RE＿c)的占空比。RE＿c)的占空比。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2022
‑
058234号(申请日：2022年3月31日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]例如NAND(与非)型闪速存储器般的半导体存储装置，根据从存储器控制器发送的信号来输出读出数据。在输出读出数据时，半导体存储装置将用来表示输出时序的切换信号一并输出。

技术实现思路

[0005]根据揭示的实施方式，提供一种半导体存储装置，既为能够进行切换信号的占空比的修正的构成，又能够抑制大型化。
[0006]实施方式的半导体存储装置具备：接收部，从外部接收第1切换信号；第1比较器，产生并输出与第1切换信号同步切换的第2切换信号；调整部，调整第2切换信号的占空比；及发送部，将占空比经调整的第2切换信号、或根据该第2切换信号来产生的切换信号发送至外部。从第1比较器输出的第2切换信号中包含第3切换信号、及作为第3切换信号的互补信号的第4切换信号。第1比较器具有：第1输入部，供输入第1切换信号；第2输入部，供输入参考信号；第1输出部，输出根据第1切换信号与参考信号的大小关系来切换的第3切换信号；及第2输出部，输出第4切换信号。调整部具有与第1输入部、第2输入部、第1输出部、及第2输出部中的至少任一者连接的可变电流源，通过调整从电流源输出的电流的大小来调整第2切换信号的占空比。r/>附图说明
[0007]图1是表示第1实施方式的存储器系统的构成例的框图。
[0008]图2是表示第1实施方式的存储器系统的构成例的框图。
[0009]图3是表示第1实施方式的半导体存储装置的构成的框图。
[0010]图4是表示存储单元阵列的构成的等效电路图。
[0011]图5是表示存储单元阵列的构成的截面图。
[0012]图6是表示感测放大器组的电路构成的图。
[0013]图7是表示存储单元晶体管的阈值分布的一例的图。
[0014]图8是表示写入动作时的各配线的电位变化的图。
[0015]图9是表示读出动作时的各配线的电位变化的图。
[0016]图10是表示在比较例的半导体存储装置与存储器控制器之间收发的信号等的时
间变化的一例的图。
[0017]图11(A)、(B)是用来对切换信号的占空比进行说明的图。
[0018]图12是示意性表示第1实施方式的半导体存储装置的构成的一部分的图。
[0019]图13是表示第1实施方式的半导体存储装置中的接收电路及修正电路的构成的图。
[0020]图14是表示修正码的一例的图。
[0021]图15是表示切换信号的一例的图。
[0022]图16是表示切换信号的一例的图。
[0023]图17是表示切换信号的一例的图。
[0024]图18是表示第2实施方式的半导体存储装置所具有的接收电路及修正电路的构成的图。
[0025]图19是表示第3实施方式的半导体存储装置所具有的接收电路及修正电路的构成的图。
[0026]图20是表示第4实施方式的半导体存储装置所具有的接收电路及修正电路的构成的图。
[0027]图21是表示第5实施方式的半导体存储装置所具有的接收电路及修正电路的构成的图。
[0028]图22是表示第6实施方式的半导体存储装置所具有的接收电路及修正电路的构成的图。
[0029]图23是表示第7实施方式的半导体存储装置所具有的接收电路及修正电路的构成的图。
[0030]图24是表示比较例的半导体存储装置所具有的接收电路及修正电路的构成的图。
具体实施方式
[0031]以下，参考附图对本实施方式进行说明。为了容易理解说明，在各附图中对同一构成要素尽量附上同一符号并省略重复说明。
[0032]对第1实施方式进行说明。本实施方式的半导体存储装置2是构成为NAND型闪速存储器的非易失性存储装置。图1中以框图的形式示出包含半导体存储装置2的存储器系统的构成例。该存储器系统具备存储器控制器1、及半导体存储装置2。
[0033]另外，在实际的存储器系统中，如图2所示，相对于1个存储器控制器1设置有多个半导体存储装置2。图1中，仅图示出所存在的多个半导体存储装置2中的1个。下文对半导体存储装置2的具体构成进行说明。
[0034]该存储器系统能够与未图示的主机连接。主机例如是个人电脑、移动终端等电子设备。存储器控制器1根据来自主机的写入请求而控制向半导体存储装置2的数据写入。此外，存储器控制器1根据来自主机的读出请求而控制从半导体存储装置2的数据读出。
[0035]在存储器控制器1与半导体存储装置2之间收发芯片赋能信号/CE、就绪忙碌信号R/B、指令锁存赋能信号CLE、地址锁存赋能信号ALE、写入赋能信号/WE、读取赋能信号/RE、RE、写入保护信号/WP、数据信号DQ＜7：0＞、数据选通信号DQS、/DQS的各信号。
[0036]芯片赋能信号/CE是用来对半导体存储装置2赋能的信号。就绪忙碌信号R/B是用
来表示半导体存储装置2是就绪状态还是忙碌状态的信号。“就绪状态”是指受理来自外部的命令的状态。“忙碌状态”是指不受理来自外部的命令的状态。
[0037]如图2所示，将芯片赋能信号/CE个别地发送至多个半导体存储装置2的各者。图2中，例如“/CE0”般对末尾附上编号以能够将各个芯片赋能信号/CE相互区分开。
[0038]同样，从多个半导体存储装置2的各者个别地发送就绪忙碌信号R/B。图2中，例如“R/B0”般对末尾附上编号以能够将各个就绪忙碌信号R/B相互区分开。
[0039]经由在多个半导体存储装置2中共通的信号线，在存储器控制器1与半导体存储装置2之间收发除芯片赋能信号/CE、就绪忙碌信号R/B以外的信号(指令锁存赋能信号CLE等)。存储器控制器1使用个别的芯片赋能信号/CE来特定出作为通信对象的半导体存储装置2。
[0040]指令锁存赋能信号CLE是表示信号DQ＜7：0＞为指令的信号。地址锁存赋能信号ALE是表示信号DQ＜7：0＞为地址的信号。写入赋能信号/WE是用来将接收到的信号取入至半导体存储装置2的信号，每当通过存储器控制器1接收指令、地址、及数据时生效。存储器控制器1在信号/WE为“L(Low，低)”电平的期间指示半导体存储装置2取入信号DQ＜7：0＞。
[0041]读取赋能信号/RE是用来让存储器控制器1从半导体存储装置2读出数据的信号。信号RE是信号/RE的互补信号。这些信号例如用来对输出信号DQ＜7：0＞时的半导体存储装置2的动作时序进行控制。写入保护信号/WP是用来指示半导体存储装置2禁止数据的写入及抹除的信号。信号DQ＜7：0＞是在半导体存储装置2与存储器控制器1之间收发的数据的实体，包含指令、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：接收部，从外部接收第1切换信号；第1比较器，产生并输出与所述第1切换信号同步切换的第2切换信号；调整部，对所述第2切换信号的占空比进行调整；及发送部，将占空比经调整的所述第2切换信号、或根据该第2切换信号而产生的切换信号发送至外部；从所述第1比较器输出的所述第2切换信号中，包含第3切换信号、及作为所述第3切换信号的互补信号的第4切换信号，所述第1比较器具有：第1输入部，供输入所述第1切换信号；第2输入部，供输入参考信号；第1输出部，输出根据所述第1切换信号与所述参考信号的大小关系来切换的所述第3切换信号；及第2输出部，输出所述第4切换信号；所述调整部具有可变电流源，所述可变电流源连接于所述第1输入部、所述第2输入部、所述第1输出部、及所述第2输出部中的至少任一者，通过对从所述电流源输出的电流的大小进行调整，来对所述第2切换...

【专利技术属性】
技术研发人员：萩原洋介，白石圭，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：