一种增加JFET区源极接触的埋沟V槽碳化硅VDMOSFET结构制造技术

本发明专利技术公开一种增加JFET区源极接触的埋沟V槽碳化硅VDMOSFET结构，包括JFET区顶端具有肖特基结，肖特基结上方淀积有金属2，多晶硅(G极)外围包覆有绝缘隔离性的氧化层，多晶硅(G极)表面与金属2之间通过氧化层隔离，碳化硅外延层表面还刻蚀形成有一V槽，V槽开口向上并贯穿N

【技术实现步骤摘要】
一种增加JFET区源极接触的埋沟V槽碳化硅VDMOSFET结构


[0001]本专利技术涉及大功率器件MOSFET结构
，具体涉及一种增加JFET区源极接触的埋沟V槽碳化硅VDMOSFET结构。

技术介绍

[0002]MOSFET器件在大功率分立器件领域应用广泛，当前碳化硅功率器件行业内多数应用的MOSFET结构为VDMOSFET和UMOSFET两种。由于刻蚀难度大，难以保证U槽两侧平行，容易形成subtrench等原因，很多功率器件厂商不得不放弃对UMOSFET产品的开发，将研发精力投入到VDMOSFET研发优化上。
[0003]碳化硅功率MOSFET的研发主要分两个方向：1.器件性能的优化(迁移率、可靠性、损耗及电学特性等)；2.器件尺寸的缩减。(如图1和2所示)
[0004]1、关于器件性能的优化：
[0005]器件性能的优化主要体现在迁移率的提高优化，体二极管正向压降的降低优化，开关损耗的降低优化，开关时间的降低优化，可靠性的优化等。
[0006]关于器件性能，传统的VDMOSFET器件，其体二极管主要由PN结组成，其开启电压相对较大。
[0007]传统VDMOSFET的Crss也较大，这是由于栅极(G极)与漏极(D极)的正对面积较大。Crss较大，直接导致器件的Ciss、Coss等参数较大，从而增加器件的开关损耗。
[0008]2、关于器件尺寸的缩减：
[0009]器件尺寸的缩减主要体现在单个元胞尺寸的缩减，主要与工艺材料的特性、质量等因素有关，也与光刻机的能力及器件结构设计有关。(器件单个元胞尺寸标注如图所示)
[0010]如图3所示，单个元胞尺寸的缩减，主要与各膜层材料特性有关。器件设计端主要考虑的问题在于如何减少L9。减少L9的主要途径在于L1与L5尺寸的减小。目前国际市场上的碳化硅VDMOSFET器件L1尺寸基本都维持在2um左右，这主要因为当前器件采用了JFET区(L1)注入技术，增加了JFET区载流子浓度，从而缩减了L1，但由于过高的JFET区浓度会使器件击穿电压降低，所以L1的尺寸基本趋于稳定。同理，由于器件P
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WELL区受L2、L3、L4的限制，而L2、L3、L4又受L6、L7、L8的限制，L6、L7、L8受材料特性及光刻尺寸的限制，导致器件的元胞尺寸很难进一步减小。
[0011]U槽MOSFET结构的专利技术，大大缩减了单个元胞尺寸，但其对刻蚀要求过于严苛，且经常出现各种缺陷，让各大厂家望而却步。(如图4所示)
[0012]UMOSFET对于U槽的要求过于严苛，理想的UMOSFET结构要求U槽两边相互平行且垂直于顶面，底角不能出现sub
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trench且圆滑。(如图5所示)
[0013]然而实际刻蚀形成的U槽与理想的U槽相差很大。(如图6所示)
[0014]U槽的刻蚀难度直接导致了许多国际大厂不得不采用单边UMOS结构，这样就使得UMOS所具有的高电流密度的优越性能被腰斩，其相对于VDMOSFET的优势直接减半。在VDMOSFET的沟道迁移率不断提升之后，UMOSFET的优势变得十分微弱。(单边UMOSFET结构如
图7所示)
[0015]因此，VDMOSFET依然是碳化硅功率MOSFET研发的主流。在材料特性被设计者应用到极限程度后，如何进一步缩小器件尺寸，成为行业内开发者需要面临的新的难题。

技术实现思路

[0016]有鉴于此，本专利技术的目的在于提供一种增加JFET区源极接触的埋沟V槽碳化硅VDMOSFET结构，以解决传统的VDMOSFET器件其PN结体二极管的开启电压相对较大导致正向压降较大，还有多晶硅栅对衬底漏极的正对面积较大导致开关损耗和开关时间较长，以及元胞尺寸较大电流密度较小的一系列问题。
[0017]为解决以上技术问题，本专利技术提供一种增加JFET区源极接触的埋沟V槽碳化硅VDMOSFET结构，包括至少两个相邻并且并联的单个元胞，所述单个元胞具有包括碳化硅外延层及注入区，所述注入区包括JFET区、Pwell区及N
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SOURCE区，相邻两个所述Pwell区之间形成为所述JFET区，所述Pwell区通过离子注入形成有N
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SOURCE区，以形成基本注入形貌，所述JFET区顶端具有肖特基结，所述肖特基结上方淀积有金属2，所述肖特基结上方两侧淀积有多晶硅(G极)，所述多晶硅(G极)外围包覆有绝缘隔离性的氧化层，所述多晶硅(G极)表面与所述金属2之间通过所述氧化层隔离，所述多晶硅(G极)至少部分同步位于所述N
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SOURCE区和所述Pwell区上方，使得JFET区顶端多晶硅栅分裂进行降低G极与D极的正对面积，所述碳化硅外延层表面还刻蚀形成有一V槽，所述V槽开口向上并贯穿所述N
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SOURCE区下方并深入至所述Pwell区内，所述V槽上方连通形成有埋沟，所述埋沟贯穿入部分所述N
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SOURCE区，所述V槽上方所述氧化层一体化并淀积入所述埋沟内，所述V槽内淀积有金属1，使得金属1依然能够与N
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SOURCE区及Pwell区同时形成欧姆接触。
[0018]在一些实施例中优选地技术方案，所述肖特基结位于所述JFET区顶端中部或至多靠近任意一侧所述Pwell区但不接触。
[0019]在一些实施例中优选地技术方案，所述多晶硅(G极)至少部分位于所述JFET区上侧。
[0020]在一些实施例中优选地技术方案，所述氧化层包括位于所述多晶硅(G极)底部的栅氧氧化层及淀积在所述多晶硅(G极)侧面和顶部的氧化层，以形成栅源隔离的氧化层。
[0021]在一些实施例中优选地技术方案，所述V槽和埋沟位于所述N
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SOURCE区和Pwell区的中部。
[0022]在一些实施例中优选地技术方案，所述金属1和金属2均为S极金属，所述金属1为Ni用于欧姆接触，所述金属2为Ti用于肖特基接触，所述Ti上淀积有Al。
[0023]在一些实施例中优选地技术方案，所述单个元胞为条形元胞结构。
[0024]在一些实施例中优选地技术方案，该结构还包括位于所述碳化硅外延层底部的衬底层，所述衬底层底部具有漏极金属层。
[0025]与现有技术相比，本专利技术具有如下优点：
[0026]1、本专利技术的埋沟V槽碳化硅VDMOSFET结构与传统VDMOSFET结构相比，埋沟式的V槽设置，利用埋沟表面氧化层进行栅源隔离，能够有效防止栅源击穿，同时将原有的两个横向隔离氧化层合并成一个，大幅度缩减元胞尺寸，增加器件电流密度。
[0027]2、本专利技术的埋沟V槽碳化硅VDMOSFET结构在各材料性能达到极限后，仍能凭借自
身结构优势降低器件尺寸。
[0028]3、本专利技术的埋沟V槽碳化硅VDMOSFET结构在光刻尺寸进一步提升后，可继续缩小尺寸，只需加深V槽深度，不受隔离层性能限制。
[0029]4、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种增加JFET区源极接触的埋沟V槽碳化硅VDMOSFET结构，包括至少两个相邻并且并联的单个元胞，所述单个元胞具有包括碳化硅外延层及注入区，所述注入区包括JFET区、Pwell区及N
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SOURCE区，相邻两个所述Pwell区之间形成为所述JFET区，所述Pwell区通过离子注入形成有N
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SOURCE区，以形成基本注入形貌，其特征在于，所述JFET区顶端具有肖特基结，所述肖特基结上方淀积有金属2，所述肖特基结上方两侧淀积有多晶硅(G极)，所述多晶硅(G极)外围包覆有绝缘隔离性的氧化层，所述多晶硅(G极)表面与所述金属2之间通过所述氧化层隔离，所述多晶硅(G极)至少部分同步位于所述N
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SOURCE区和所述Pwell区上方，使得JFET区顶端多晶硅栅分裂进行降低G极与D极的正对面积，所述碳化硅外延层表面还刻蚀形成有一V槽，所述V槽开口向上并贯穿所述N
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SOURCE区下方并深入至所述Pwell区内，所述V槽上方连通形成有埋沟，所述埋沟贯穿入部分所述N
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SOURCE区，所述V槽上方所述氧化层一体化并淀积入所述埋沟内，所述V槽内淀积有金属1，使得金属1依然能够与N
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SOURCE区及Pwell区同时形成欧姆接触。2.根据权利要求1所述的一种增加JFET区源极接触的埋沟V槽碳化...

【专利技术属性】
技术研发人员：许一力，
申请(专利权)人：杭州谱析光晶半导体科技有限公司，
类型：发明
国别省市：